第七章 内建自我测试Builtin Self Test.docx

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第七章内建自我测试BuiltinSelfTest

第七章內建自我測試（Built-inSelfTest）

7.1前言

在數位科技演進下，超大型積體電路（VeryLargeScaleIntegration）已經有戲劇性的影響，這些影響不僅使VLSI減少製作面積與製造成本，同時也增加電路的複雜度。

就這成效上而言VLSI的技術的確帶來性能上的重大改善。

在這些VLSI實現的系統中，令人樂見的改善成就了效率與成本上很大的利益。

然而，這樣的好處卻也對VLSI的未來造成一些問題，其中的一個問題就是電路測試，因為隨著積體電路容量的成長，逐漸使測試變得更為困難。

高數量原件和有限的輸出入是VLSI電路的特徵，但傳統的測試方式在這領域中卻時常變的沒效率且不能令人滿意。

針對時序性線路的自動測試試樣產生器（Automatictestpatterngeneration）甚至不能用在許多大型積體電路（LSI）上，因此如同前章所敘，針對具測試能力的測試技術，像是串列掃描（serialscan）的設計是必須實現的。

但對VLSI的電路來說，此測試技術仍然涉及巨量的測試試樣與模擬花費，以及大量的測試輸出入資料與巨量測試時間，因此為了延續VLSI工業成長，包含測試試樣產生器與外部提供測試試樣途徑的測試方法學是必要的。

對於任何途徑來說，以下的目標要求是必須的:

有高且容易證明的失效涵蓋率，產生最少測試試樣，最小的性能衰減，能在實際工作速度下測試，短的測試時間和合理的硬體費用。

針對以上的要求，內建自我測試系統（Bult-InSelf-In）提供了可行的解決方式。

首先，內建自我測試系統利用減少不同晶片間的聯繫，來克服因為有限的輸出入所造成瓶頸，並進而減少相當多的測試試樣與模擬過程，除此以外經由測試時程安排，能使同一時間測試許多不同的單位來使測試時間相對的縮短，且整個硬體面積的額外花費也能借由仔細的設計與透過測試硬體的分享而變小。

7.1.1VLSI測試問題（VLSITestingProblem）

高晶體數量，有限的輸出入，與時序行為讓VLSI電路深具特色，但也反應了在測試電路的困難。

高晶體數量增加測試產生器的複雜度與錯誤的模擬。

有限的輸出入大大減少對內部電路控制能力與關察力。

時序行為與時序測試試樣產生器功能有關。

所以時序測試試樣產生器的自動化在測試領域仍是個主要待解決的課題。

高晶體數量是VLSI最與眾不同的特色。

典型得一個VLSI晶片包含數以千百計的晶體。

隨著深次微米的科技演進，晶體數量可被推向超過一百萬個的限制。

這樣高數量的晶體對測試試樣產生器與錯誤模擬有直接性的衝擊。

即使是非常簡單組合線路，也可以發現執行測試試樣產生器與錯誤模擬所需的電腦時間大約和邏輯閘的總數量的三次方成比率[Will82]。

同時，高原件數量也在測試試樣的儲存和在測試時間上有很大的影響，一個合理的假設是說測試向量的數量和向量寬度與電路的大小成線性比。

因此測試時間與測試試樣的儲存與電路大小的平方成比率。

圖7.1在IC科技發展閘/接腳比率

雖然有限的輸出入（I/O）可能沒有如高原件數量那般重要，但仍然造成測試上的問題，因此在控制與觀察上，有限的I/O結果造成較低的測試能力。

一個晶片的測試能力大約可由邏輯閘對接角的比率等作估計，此比率大約介在界面接角和邏輯閘數量之間，因此由於測試能力的變差，使得VLSI產品測試變的困難重重。

圖7.1顯示了在IC的科技發展上，晶體數量，接角數量，與邏輯閘對接角的比率。

愈高的比率就得到愈低的測試能力。

內建自我測試包含了測試試樣產生器及響應評估的硬體，因此大大減少不同晶片間的聯繫，故有限I/O的限制被緩和下來。

一個好的內建自我測試也能把電路分割成幾個標準大小，來減少測試試樣與失效模擬器的複雜度。

事實上，很多的內建自我測試的方法就是要避除測試試樣產生器，或是錯誤的模擬，或是避除兩者。

由於內建自我測試不像單一晶片一次祇能測試一個，故能輕易的利用時程安排來同時對多個區塊同時進行測試，因此會縮短測試所需的時間。

7.1.2內建自我測試的結構（Built-inSelf-TestArchitecture）

除了在待測電路（CUT）外，基本的內建自我測試結構是由三個硬體模組組成。

此結構如圖7.2所示。

在此途中，測試試樣產生器對待測電路（CUT）產生測試試樣。

而反應分析器同時壓縮且分析測試的反應來決定這待測電路的正確與否。

內建自我測試控制器是控制整個內建自我測試操作的中心單元。

在內建自我測試的系統體系下，像是模組，晶片，電路板，和系統層，對每一個電路體系的層次都有內建自我測試的控制器。

每個內建自我測試控制器負責本身的自我測試、控制較低層的內建自我測試控制器的運作，並且將測試的結果報告到上一層。

測試產生器的設計受測試策略方案部署所決定，而測試策略的選擇受失效涵蓋率、測試硬體額外花費與測試時間所決定。

一般可見的策略包含如下:

圖表7.2內建自我測試結構

儲存測試試樣（StoredPattern）:

儲存試樣的方式以（StoredPattern）儲存試樣達到一定的測試目的。

這通常可以在系統測試時發現得到，例如電腦開關啟動的內建自我測試與用微程式對微處理器進行功能測試。

無遺漏的測試（ExhaustiveTesting）:

無遺漏測試對待測電路提供所有可能輸入的組合。

確保非時序行為的錯誤均能被偵測到。

其方法時常用到複雜且獨立成度高的小模組如PLA上[McClusky1981][Wang1986]

虛擬隨機測試（PseudorandomTesting）:

隨機測試就是產生帶有一定隨機特質的特定長度測試試樣。

測試試樣的連續性有一定的順序，且失效涵蓋率由測試試樣與試樣長度所決定。

[Savir1984][Williams1985][Wanger1987]

加權虛擬隨機測試（WeightedPseudorandomTestimg）:

加權隨機測試提供帶有0s與1s分布的隨機試樣，使其能處理被虛擬隨機測試無法測出的抗拒隨機試樣失效，而且也能效的縮短測試長度。

[Schnurmann1975]，[Chin1984]and[Wunderlich1987]。

虛擬無遺漏的測試方法（PseudorexhaustiveTesting）:

所謂的虛擬無遺漏的測試是將待測電路分成數個小部份來分別進行測試。

在這些部分的電路裡所有的錯都能被偵測到。

然而，這樣的測試方式須要下很大的功夫才能把電路做適當的分割及送測試試樣與獲得測試反應。

[McCluskey1981]，[Chandra1983]，與[Udell1986]。

對於測試試樣產生器，主要考量包含了失效涵蓋率，測試長度，已以及硬體額外的花費。

針對以上試樣產生器的硬體設計包括有針對決定好測試試樣的唯讀記憶體（ROM），與針對無遺漏以及隨機試樣測試的線性迴授位移暫存器（LFSR）。

在3.2節，我們將對線性迴授位移暫存器（LFSR）作更詳盡的討論，因為此暫存器是內建自我測試環境下非常重要的模組。

在3.3節中，我們將討論整個線性迴授平移的使用與其它測試試樣產生器的模組。

在大部份的情況下，結果分析器會把很長的測試反應序列壓縮到一個字，像這樣的字我們稱作特徵（Signature）或是徵兆（Syndrome）。

然後利用這個特徵/徵兆字與事先所儲存的無誤電路中得到的標準特徵/徵兆字相比較就可以決定被測電路的好壞。

根據這些壓縮的方法，可分類如下:

特徵分析:

特徵分析法利用線性迴授位移暫存器（LFSR）將得到的結果壓到單一的特徵字。

這會是最受歡迎的方式，是因為其方式簡單且有效.[Peterson1972]與[Colomb1982]。

1的計數（OnesCount）:

1的計數方式數是算出在測試結果中1的總數去決定電路的正確與否。

這是一個非常簡易的壓縮方式，只須要一個簡易的加法器便能達到效果。

此種方式的測試試樣順序列是可變換。

[Barzilai1981][Hayes1976]

變化次數計算（TransitionCount）:

變化次數計數方式數是算出在測試結果中變化總數去決定電路的正確與否。

這樣的方法的複雜程度與1的計方式是相同。

然而，此種方式使的測試的序列不能改變。

[Barzilzi1981][Hayes1976]

特徵計算（SyndromeCount）:

特徵計算法是利用計算反應序列下1的機率來決定正確與否。

除了對於測試試樣序列不須固定外，其方法與1的計算方式相似。

[Hayes1976][Reddy1977]，[Savir1985]

分析器方法的選擇包含化名機率（aliasingprobablit）與硬體額外花費兩部分。

化名機率就是將錯誤的反映結果壓縮成無誤的特徵字之機率。

在7.4節，我們將仔細的描述反映分析的技術。

除了在7.2節中的線性迴授位移暫存器，7.3節的測試試樣產生器，與7.4節的結果分析，我們將會在7.5節中描述內建自我測試系統結構。

最後我們也會在7.6節中提供正在產業上工作的一些內建自我測試的例子。

7.2線性迴授位移暫存器（LFSR）的基礎（LFSRFundamentals）

線性迴授位移暫存器（LFSR）是最重要且相當普遍的內建自我測試（BIST）硬體模組。

首先，理論上是健全的，因為線性迴授位移暫存器在GF

（2）（GaloisFieldofmodulo2polynomials）是線性的，並且在GF

（2）上的所有理論都可以運用到線性迴授位移暫存器上。

其次，它是非常簡單且規則的結構，這結構減少硬體大小與節省設計努力。

第三，它也能夠產生帶有很好的隨機特色的測試試樣。

第四，它也能用在壓縮測試的結果，其中也有相當低的化名機率。

第五，在搜索式的DFT環境中，由於其本身具有位移資料的特性，因此當我們由搜索式的DFT設計中增進時，所需的硬體額外花費最少。

除了線性迴授位移暫存器，我們也將討論另一種稱為細胞自動機（celleuraautomata-CA）的結構。

細胞自動機比起線性迴授位移暫存器有更好的隨機特質。

在測試試樣與反應壓縮設計上也有更多的變化。

7.2.1線性迴授位移暫存器（LFSR）的結構（LFSRStructure）

在圖7.3中是兩個線性迴授位移暫存器（LFSR）的例子。

此兩個例子均使用了D型的正反器與線性邏輯元件（XOR閘）去實現線性迴授位移暫存器（LFSR），這兩個結構基本的不同點如下:

外部型式的線性迴授位移暫存器（LFSR）把XOR邏輯閘放到位移路徑之外，它也被Abramovici，Breuer與Friedman[Abramovicietal.1990]等人稱做線性迴授位移暫存器（LFSR）型式。

內部型式的線性迴授位移暫存器（LFSR），也稱為第二型式的線性迴授位移暫存器（LFSR），是將XOR邏輯閘放在正反器之間。

在兩結構之間的一對一相對關係所導出的看法是相當一致的。

在圖7.3中XOR邏輯閘的位置由在所謂特徵多項式GF

（2）裡的多項式來決定。

其特徵方成式如下:

（7-1）

在特徵多項式與兩型式的電路結構間的相對性顯示如圖形7.4。

基本線性迴授位移暫存器（LFSR）的架構是D型的正反器，XOR邏輯閘，與接點。

這些接點以

參數標上。

當

是1時，迴路通過訊號到XOR邏輯閘，否則接點就關閉對於

的特徵多項式，線性迴授位移暫存器（LFSR）型式顯示在7.3圖。

圖7.3線性迴授位移暫存器（LFSR）型式

圖7.4多項式為

線性迴授位移暫存器（LFSR）

線性迴授位移暫存器（LFSR）重要的特色之一就是它的再循環關係，這樣的循環確定線性迴授位移暫存器（LFSR）的狀態會在一定的順序下重覆，而這樣的關係由下列式子表達。

（7-2）

這G（x）是代表產生的試樣，

是正反器

的初始狀態，如果初始狀態是（000…01），（7-2）變成

，在圖7.5中有一個循環關係的例子。

這線性迴授位移暫存器（LFSR）的初始狀態是（1000），而在15個循環後重複初始值。

如果仔細檢查這序列，會發現循還周期是15或

，之後這樣的序列在下一個循還週期重複出現。

這循還週期包含所有可能的組合，但除了（0000）之外，從這，我們將試著看著特徵多項式與更仔細得瞧瞧它所產生的試樣。

圖7.5線性迴授位移暫存器（LFSR）的例子

這有些與特徵多項式有關的定義和理論。

由n-階線性迴授位移暫存器（LFSR）產生的序列，其週期為

，稱做最大長度的序列（M-序列）。

除了零以外，M-序列包含所有可能的組合，有關M-序列的特徵多項式稱作基礎多項式。

而一個基礎多項式必須滿足下列三個標準，第一，不能相約的。

多項式如果僅能被1與本身相除，就是無法約除。

第二，它有包含奇數個一。

第三，如果n大於三，那g（x）必須除以

，k=

。

基礎多項式所產生的試樣滿足下列隨機特質。

首先，在M-序列中1的數目與0的數目相差一個。

第二，一個M-序列產生等數量的1與0次數。

在每一個M序列中，有一半長度次數全為1或是全為0的長度為1，有四分之一的長度次數的長度為2，八分之一為三，以此類推。

除了這些靜態的隨機的特質，也有一些動態的隨機特質。

任何輸出自本身相關性非常趨近於零，自身相關性指的是在相同的位元下伴隨一定的時間位移之試樣所得到的相關性。

這兒，是0與1作相關性計算。

此外，輸出的交互相關愈近零愈好，當一個M-序列有靜態與動態的兩特色，稱做類似隨機序列虛擬（pseudo）用來指前面討論的再循環關係。

7.2.2.如多項式乘法器的線性迴授位移暫存器（LFSR）（LFSRasapolynomialmultiplier）

一個線性迴授位移暫存器（LFSR）可以被當做多項式乘法器。

圖7.6顯示在GF

（2）中利用線性迴授位移暫存器（LFSR）電路完成的多項式乘法。

一開始，D型式的正反器初始值設為0，輸入的位元

乘上特徵多項式g（x），而結果

放入暫存器中。

當時鐘進來時，線性迴授位移暫存器（LFSR）移動一個位置去乘以現在的結果x在這一瞬間，完成計算的係數移動到輸出。

像這樣的位移與加法的操作不斷重複直到完成所有的輸入。

圖7.7為以線性迴授位移暫存器（LFSR）為例的多項式乘法。

如我們所見，這樣的過程就如用手運算的長乘法。

圖7.6如同乘法器之線性迴授位移暫存器（LFSR）結構

圖7.7乘法器之線性迴授位移暫存器（LFSR）的例子

7.2.3如同除法器之線性迴授位移暫存器（LFSR）（LFSRasapolynomialDivider）

圖7.8如除法之線性迴授位移暫存器（LFSR）結構

圖7.9除法器之線性迴授位移暫存器（LFSR）的例子

線性迴授位移暫存器（LFSR）也可以當做多項式除法器。

在GF

（2）中，圖7.8顯示線性迴授位移暫存器（LFSR）用做多項式除法器的方塊圖。

輸入多項式M（x）除以特徵多項式g（x）。

起初，D型式的正反器的初始值設為零。

在位移n次後，代表商值的位元

出現在輸出。

代表商值的位元

乘以g（x）並且與暫存器之值相減，注意一點，就是在GF

（2）中，減法運算是如同加法運算。

當時鐘來時，線性迴授位移暫存器（LFSR）移動一個位置而產生商值並且降低一個階數，像是這樣的位移與減法計算不斷運作直到所有的輸出完成為止。

圖7.9就是一個利用線性迴授位移暫存器（LFSR）做為除法運算器的例子。

如我們所見，這樣的過程就如同用手運算的長除法一般。

7.2.3細胞自動機（CelluraAutomata）

細胞自動機是利用一度空間的細胞陣列所完成的，在此陣列中每一個細胞均包含記憶單元及連接網路狀態的邏輯電路，因此細胞內容的下一個狀態將由細胞本身所儲存的內容及左右鄰近細胞的內容決定。

除此之外，所有的網路連接狀態邏輯電路的功能可以一樣，也可以不一樣。

基於此項原則，圖7.10顯示兩種最常見的電路架構，其中細胞邏輯功能的名稱定義是由Wolfram在1983年所提出[Wolf83]，在此定義中名稱是由下一個狀態的邏輯功能

所決定。

如圖7.11所顯示的名稱機器，在此圖中Ci表示目前細胞的狀態，Ci+1及Ci-1則分別表示鄰近的細胞，因此細胞Ci的下一個狀態可由（Ci-1CiCi+1）決定，由以上的關係可以知道，利用A7到A0的標記及卡諾圖可以表示出進入下一個狀態所需的關係。

其細胞名稱的定義如下

（7-3）

而圖7.11.顯示利用此方式完成的範例。

圖7.10細胞自動機的架構

圖7.11細胞自動機的細胞範例

7.3內建自我測試系統（BIST）測試試樣產生器（BISTTestPatternGeneration）

測試策略的展開部署會決定測試試樣產生器的設計架構。

在此章節裏，我們將會討論測試的方法和測試的硬體架構。

對於每種方法我們均會比較其失效涵蓋率，測試硬體所造成的額外硬體花費，測試的時間以及將設計成果轉換到內建自我測試系統設計所需的努力。

7.3.1儲存測試試樣（StoredPatterns）

儲存測試試樣的方法是利用儲存先前產生的測試試樣來達到與先前一樣的測試目標，這種方法常常可以在系統層次上的測試看到，就像是電腦在開啟時的內建自我測試及利用微程式對微處理器進行測試，對此種方法的成功應用可以在[Kuban1984]找到。

其測試的程序如下說明，我們先將之前用自動測試試樣產生器（ATPG）產生的試樣儲存到晶片或電路板上，當內建自我測試一啟動，我們就把它們輸入待測電路（CUT）並且利用事前儲存的響應結果比較待測電路的響應是否正確。

因為儲存資料的大小有一定的限制，所以這個動人的方法只能在有限的情形使用，因此此種方式一般應用在規則性電路的測試和處理較難偵測錯誤的測試。

規則性電路如PLA只需很少的測試試樣就可以達到非常高的失效涵蓋率，就像C-Testable。

對於儲存試樣的方法，唯讀記憶體（ROM）被使用來儲存測試試樣和測試響應，計數器則被用來排列記憶體內的記憶順序，以便進行測試。

7.3.2無遺漏的測試（ExhaustiveTesting）

無遺漏的測試是將所有可能的輸入組合送入待測電路，此方法可以保證偵測到所有的失效只要這些失效不具有順序性的行為因素在內，因為測試的順序中可能不包含測試這些順序失效所需的測試順序，詳細的順序測試試樣的方法請參考序向產生器這一章。

此測試方法的測試長度是以指數正比於輸入個數（2n），由於所有輸入組合都被使用到，所以它也被視為完全功能測試。

[McClusky1981][Wang1986]。

無遺漏的測試其硬體架構非常簡單，就像圖7.12所示，在此，線性迴授位移暫存器（LFSR）必須和待測電路的輸入有相同的長度，測試的週期包含所有可能的輸入組合。

要注意的是，線性迴授位移暫存器不能產生全部為零的試樣，假如此種情況為試樣所要求，則可外加一些邏輯閘於線性迴授位移暫存器上使其週期能經過試樣全部為零的狀態，如果是這樣設計，它就不再為線性，所以被稱為非線性迴授位移暫存器。

圖7.12無遺漏測試的硬體架構

7.3.3虛擬無遺漏測試（PseudorexhaustiveTesting）

虛擬無遺漏測試將待測電路區分成幾個較小的子電路，且對每個區塊做無遺漏的測試，所有可測試的錯誤都可在子電路中偵測到。

虛擬無遺漏偵測的主要目標是能在相同的時間或更少的時間內得到與無遺漏偵測相同的失效涵蓋率，當失效涵蓋率已保證接近100%時，無遺漏偵測與虛擬無遺漏偵測即不須再做偵錯模擬。

然而，這樣的一個方法須要額外的設計努力來區分整個電路到虛擬全面測試的測試子電路。

再者，測試試樣與測試響應的遞送也是一個主要的考量，增加硬體可能也會增加開銷且降低整體表現。

[McClusky1981][Chandra1983]and[Udell1986]。

對虛擬無遺漏測試的電路區分可以用圓錐分割來完成如圖7.13所示，在此，一個圓錐被定義成多個輸入指向一個輸出。

為了對圓錐做無遺漏測試，我們可以應用無遺漏測試的試樣到輸入，注意，這些輸入可能不是相鄰的輸入端，假如最大的圓錐大小是K，試樣必須有其特性保證當試樣應用到任一個K輸入時必須包含所有可能的試樣組合。

圖7.13虛擬無遺漏測試的圓錐分割

為了產生如圖7.13電路的虛擬無遺漏測試，我們可以使用線性迴授位移暫存器和位移暫存器如圖7.14[Barzilai1983]所示。

線性迴授位移暫存器的長度通常比最大的圓錐輸入來的長，通常至少需要兩個輸入根源。

當圓錐的大小遠比總輸入個數少時，產生的測試試樣個數會接近最少，這樣的架構有最少的硬體開銷，它也被容許用在DFT的架構中。

假如線性迴授位移暫存器有位移模式，這樣輸入根源可以被移位至掃描鍊中，再者，其他模組的測試響應也可以被壓縮移位進去，一個簡單的方法來決定線性迴授位移暫存器的長度就是檢測圓錐的長度，線性迴授位移暫存器的長度被假定為最大的圓錐寬度。

故假設有2K個試樣進入輸入端時，所有寬度小於K的圓錐均有無遺漏測試所需的測試試樣。

圖7.14LFSR+SR對虛擬無遺漏測試

其他虛擬無遺漏測試的方法還有使用多工器來分割電路，如圖7.15所示。

一般的模式中，在測試中的子電路接受一般的輸入資料，在內建自我測試系統模式中，由線性迴授位移暫存器產生的試樣會經過多工器被遞送到子電路中，這個響應會用特徵分析將其壓縮，在下一個章節裏，我們將對特徵分析做詳細的討論。

這樣的設計，有最小的測試長度，但其缺點陷於多工器的硬體開銷和遞送測試試樣的繞線面積。

圖7.15經過多工器分割的虛擬無遺漏測試

7.3.4虛擬隨機測試（PseudorandomTesting）

虛擬隨機測試應用了一個固定範圍的隨機測試試樣，被應用的測試試樣滿足隨機的特性，但其測試試樣間的排列順序是固定的。

在此方法中失效涵蓋率是由測試的長度和試樣的內容所決定，對於隨機試樣而言，失效涵蓋率和測試長度有著指數曲線的關係，如圖7.16所示。

就像我們所知的，測試長度越長，失效涵蓋率越廣。

理論上，當時間無窮大時可達到100%的失效涵蓋率，更精確的分析已被Savir和Bardell計算出來[Savir,Bardell1994]，在此，測試長度可被下列的方程式決定。

（7-4）

和

是測試長度的上下邊界，

是臨界逃脫機率，所對應的可靠程度至少有

.p的機率偵測到所有的錯。

k是很難偵測到錯的個數。

例如，p若為

，

為0.001，而k為10，則測試長度的區間就為（920980，921030）。

假如k為50，則測試長度的區間就為（1081923，1091973）。

除了測試長度之外，還有隨機試樣阻抗錯誤是很難用隨機試樣偵測到的，如圖7.17所示樹狀加法電路的維持零錯誤，需要試樣（111...1）來偵測此錯誤，因此，這個錯誤不像是隨機試樣所能偵測到的。

對隨機試樣阻抗錯誤，我們需要做些修正來改善偵測到的機率，虛擬隨機測試的測試試樣產生方法是最簡單的，不論是圖7.12的電路或圖7.14的電路都可產生想要的試樣。

[Savir1984]，[Williams1985]，[Wagner1987]

圖7.16虛擬隨機測試的失效涵蓋率與測試長度的關係圖

圖7.17隨機試樣阻抗錯誤的範例

7.3.5加權虛擬隨機測試（WeightedPseudorandomTesting）

加權虛擬隨機測試是使用確定0s與1s分佈的虛擬隨機試樣，來處理隨機試樣阻抗錯誤，它是一個介於虛擬隨機測試和儲存試樣方法間的混合技術。

在加權虛擬隨機測試裏，加權必須被選擇在常發生測試試樣較難偵測到錯誤的情形中，你可以使用軟體來分析較難偵測到錯誤的機率以便決定一個或多個加權