多功能数字时钟.docx
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多功能数字时钟
多功能数字钟设计
摘要：
利用QuartusII软件采纳模块化设计方式设计一个数字钟。
通过原理图输入进行设计，取代VHDL语言设计。
软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。
实现并充分领略硬件设计软件化的精华。
关键词：
软件;数字钟;模块化;VHDL;可编程;硬件
Abstract:
UsingtheQuartusIIsoftwaredesignadigitalbellwiththeblockingmethod.ThedesigntakestheorydrawinginsteadofVHDLlanguage.Afteremluatinganddebugingsuccessfully,translateandeditthecode.Then,downloadtheresulttotheprogrammableSmartSOPCsystemandtestitinhardware.Realizingthesoulofdesigninghardwarebysoftware.
Keywords:
software;digitalbell;blockingmethod;VHDL;programmable;hardware
一、设计内容简介····················································1
二、设计原理························································1
三、设计方式························································3
一、脉冲产生电路·············································3
二、计时电路·················································8
3、显示电路·················································11
4、清零电路·················································12
五、维持电路·················································12
六、校分电路·················································13
7、校时电路·················································13
八、整点报时电路·············································13
九、闹钟设定电路·············································15
10、闹钟报时电路·············································16
1一、闹钟关闭电路·············································19
1二、电路总图·················································20
四、实验中碰到问题·················································21
五、结论···························································21六、实验感想·······················································21
七、参考文献·······················································22
一、实验内容简介
设计一个数字钟，能够完成00:
00:
00到23:
59:
59的计时功能，并在操纵电路的作用下具有维持、清零、快速校时、快速校分、整点报时等功能。
另外设计的电路在具有大体功能的基础上，增加了闹钟功能。
二、设计要求
（1）、大体功能
一、能进行正常的时、分、秒计时功能；
二、别离由六个数码管显示时分秒的计时；
3、K1是系统的维持开关（K1=0时正常工作，K1=1时显示时刻维持不变）；
4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；
五、K3是系统的校分开关（K3=0正常工作，K3=1时能够快速校分）；
六、K4是系统的校时开关（K4=0正常工作，K4=1时能够快速校时）；
7、使时钟具有整点报时功能（那时钟计到59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为500Hz，59’59”时报时频率为1KHz）；
（2）提高部份
1、系统具有闹钟功能（K5=0时系统正常工作，K5=1时进入闹钟界面，K6=1时设定闹钟的分位，K7=1时设定闹钟的时位，K8=1时关闭闹铃）。
二、设计原理以下图为实验功能方框图：
数字计时器大体功能是计时，因此第一需要取得具有精准振荡时刻的脉振信号，以此作为计时电路的时序基础，实验中能够利用的振荡频率源为48MHZ，通过度频取得所需脉冲频率（1Hz,1KHz,2KHz）。
为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器组成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。
整个数字计时器的计数部份共包括六位：
时十位、时个位、分十位、分个位、秒十位和秒个位。
显示功能是通过数选器、译码器、码转换器和7段显示管实现的。
因为实验中只用一个译码显示单元，6个7段码用于显示时分秒，因此通过4个6选一MUX和一个3-8译码器配合，依照计数器的信号进行数码管的动态显示。
清零功能是通过操纵计数器清零端的电平高低来实现的。
只需使清零开关按下时各计数器的清零端均靠得住接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。
校分校时功能由防抖动开关、逻辑门电路实现。
其大体原理是通过逻辑门电路操纵分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既能够手动触发动身式开关给进位脉冲，也能够有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。
为实现靠得住调时，采纳防抖动开关（由D触发器实现）克服开关接通或断开进程中产生的一串脉冲式振动。
维持功能是通过逻辑门操纵秒计数器输入端的1Hz脉冲实现的。
正常情形下，开关不阻碍脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时维持功能。
整点报时功能能够通过组合逻辑电路实现。
当计数器的列位呈现特定的电平常，能够选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实此刻规定的时刻以指定频率发音报时。
闹钟设定功能。
闹钟只设按时和分，大体模块与正常计时电路里的校时校分电路相同。
本实验中为节省按键，闹钟时刻调剂键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调剂时刻按键互不阻碍，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，现在校时校分开关用于调剂闹钟时刻，对正常计时没有阻碍，且现在7段显示码显示的是闹钟时刻；恢复使能键后校分校时键用于对数字钟进行时刻调剂，对设定的闹钟时刻没有阻碍。
闹钟报时功能。
在计时电路走到设定的时刻时闹铃报时功能会被启动。
闹铃关闭功能。
考虑到实际情形，希望闹铃声能够被关闭，同时在关闭闹铃键恢复后，闹铃再也不响，可是在下一次闹铃时刻来临时闹铃能够继续工作。
实验中实现此功能的需要一个触发器和开关来实现。
三、设计方式
一、脉冲产生电路原理
实验板上振荡源为48MHz，为取得秒脉冲信号和报时电路中需要的音频，需要对该振荡源进行分频处置。
处置的进程示意如下：
图2脉冲产生方框图
一、二分频电路
2分频电路是通过将T触发器的
端与T端接在一路就能够够从Q端取得触发器触发信号的2分频信号，电路图如下：
封装后的模块如以下图：
2分频电路封装图
其仿真波形为：
2、三分频电路
3分频电路是通过74160用置数法实现。
其输出端
依照如下方式循环计数时就能够够对其输入的脉冲进行3分频，输出信号由
直接引出。
3分频电路状态图
74160置数端为低电平有效，因此将
作为置数信号的输入。
3分频电路图如下：
封装的模块：
3分频电路封装图
其仿真后的波形图如以下图所示:
3、八分频电路
8分频电路通过将3个2分频串联实现。
把三个D触发器依照如下方式串联起来，将取得一个触发信号的8分频信号。
8分频电路图如下：
封装的模块：
8分频电路封装图
仿真后的波形图如以下图所示:
3、二十四分频
将3分频和8分频电路串联可组成24分频电路，电路图如下：
封装的模块
24分频电路封装图
4、一千分频
1000分频电路通过3个计数器74160串联实现。
第一取得10分频电路，在
=1001时置数，置位信号用
。
电路图如下所示：
封装的模块：
10分频电路封装图
仿真后的波形如以下图：
将3个10分频进行串联即可取得1000分频的分频器。
电路图如下
封装的模块：
1000分频电路封装图
最终将各类分频取得的信号输出端封装在一个总的模块内，输入信号频率48MHz，输出三个频率信号，别离是1Hz,500HZ，1KHz,2KHz.，电路图如下：
封装的模块如下：
二、计时电路
时钟能够产生时刻前进是对秒脉冲计数产生形成的，为了形成时分秒，需要对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。
秒和分均为60进制，时为24进制，因此需要有模60和模24计数器。
计时电路示意如下：
图15计时电路示用意
模60计数器由两个74160组成，让一个用于作为十位，一个作为个位。
电路图如下：
图中，前一个74160为个位，后一个为十位，每当个位计数到1001时，
由0变成1，将十位的
置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，正好是60，现在置位两个计数器，从头由0开始，如此就完成了模60计数。
74160置位端
低电平有效，因此将59时个位的
十位的
与非以后送给
。
在0~59之间时，
=1，无效；59时，
=0，计数器将被置位为0
封装的模块如以下图：
说明：
CP：
计数脉冲输入
仿真波形如以下图：
模24计数器原理同模60，个位为3，十位为2时置位为0，即将个位的
，
和十位的
经与非门接入
电路图如以下图所示：
封装后模块为以下图所示：
说明：
CP：
计数脉冲输入；
仿真的波形图如以下图所示：
三、显示电路
显示电路要紧由数据选择器7415一、译码器7413八、计数器、显示译码器7447和数码显示管组成。
显示电路示用意如下：
因为实验要求只用一个显示译码器7447，因此考虑用动态扫描显示法进行数据显示，即每次只显示一名，依照必然的显示时刻距离连番显示。
每一个显示位均为四位二进制数，因此需要24选4数据选择器，要显示的位有时分秒6位（sl,sh,ml,mh,sl,hh）。
数选器的选择信号有三位，因此要用一个模8循环计数器作为数选器的地址选择端，供连番选择带显示的数据，另外，还要用一个3-8译码器74138来选择数码管来显示对应的数据。
电路图如下：
四、清零电路
清零电路是把时刻分位和秒位归零，此电路通过对清零开关K2操作实现。
把清零开关的状态信号消颤以后经非门后送入时分秒计数器的的清零端（低电平有效）。
K2=0,
电路正常工作；K2=1,分位和秒位计数器被清零，时位计数不变。
电路图如下：
说明：
n3别离连接分位和秒位清零端
五、维持电路
维持电路的功能是通过按键K1操作，用与门和非门实现。
将维持开关的状态信号经消颤开关后作非门处置和秒计数位的输入脉冲相与，结果送入秒位输入端口。
K1=0时，K1=0,电路正常计时；K1=1时，电路维持为当前时刻。
电路如下：
说明：
n4别离接秒位分位和时位的进位端
六、校分电路
校时电路用开关K3操作实现的。
K3=0，正常工作；K3=1时，电路由1Hz脉冲信号校分。
K3的状态经消颤开关接入后再接到分信号的进位端。
电路图如下：
七、校时电路
校时电路的原理和校分电路一样，K4的状态经消颤开关接入后再接到时信号的进位端。
电路图如下：
八、整点报时电路
依照要求，在59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为500Hz,59’59”时报时频率为1KHz。
实验图中时分秒对应的符号如下表：
秒十位：
Sh秒个位：
Sl分十位：
Mh
分个位：
Ml时十位：
Hh时个位：
Hl
分位
秒位
Mh3
m[7]
Sh3
s[7]
Mh2
m[6]
Sh2
s[6]
Mh1
m[5]
Sh1
s[5]
Mh0
m[4]
Sh0
s[4]
Ml3
m[3]
Sl3
s[3]
Ml2
m[2]
Sl2
s[2]
Ml1
m[2]
Sl1
s[1]
Ml0
m[0]
Sl0
s[0]
表1字符对应表
59’50”为整点报时的共有部份，用ｍ［６］，ｍ［４］，ｍ［３］，ｍ［０］，ｓ［６］，ｓ［３］，ｓ［０］接入7入与门实现。
在53”，的时候报时，频率为500ＨＺ，用ｓ［１］，５００ＨＺ接入２入与门实现，在５５”，的时候报时，频率为500ＨＺ，用ｓ［２］，５００ＨＺ接入２入与门实现，5９”当报不时刻到时，频率为１０００ＨＺ，用ｓ［３］，１０００ＨＺ接入２入与门实现，将输出的信号送入蜂鸣器。
表达式为：
ｍ［６］·ｍ［４］·ｍ［３］·ｍ［０］·ｓ［６］·ｓ［３］·ｓ［０］{ｓ［１］·５００ＨＺ＋ｓ［２］·５００ＨＺ＋ｓ［３］·１０００ＨＺ}
整点报时电路如下：
九、闹铃设定电路
闹钟设按时，需要外部信号输入，让数字钟进入闹钟界面，且要保证在设定闹铃时数字钟能够正常工作。
本电路在设计中让按键具有复用功能，即用校时校分开关来设定闹钟时刻的时位和分位，这就要求在设定闹铃和数字钟的校时校分功能互不阻碍。
本实验用K5键作为闹钟设定使能键。
K5=0时，正常计时；K5=1进入闹钟设定状态。
设定闹铃时刻电路和计时电路中的校时校分的原理大体一致，K6用于设定闹铃的分位，K7用于设定闹铃的时位不同的地方在于，在闹铃设定完毕返回时刻显示状态时获其他任何没有从头设定闹铃状态时，闹钟时刻都可不能改变。
另外，在闹钟设定中，分位对时位没有进位。
闹钟设定电路如下：
封装后模块为
十、闹钟报时电路
将闹铃设定的时刻和数字钟的当前时刻不断通过与门比较，当二者时和分完全相等时，将输出闹铃启动信号,启动闹铃电路工作。
在实验中设计一个32位比较器，用于时钟显示时位和分位的时刻与闹铃设按时位和分位的时刻的比较。
电路图如下：
封装后的电路图如下：
然后用12个2位选择器，各别离输入时钟的分位时位和闹铃设定的分位时位
十一、闹铃关闭电路
K8为闹铃关闭开关。
闹铃电路启动后达到闹铃时刻时，闹铃播放，明白闹铃关闭开关启动。
正常情形下，K8为0，闹铃时刻来临时，闹铃响，按下K8，K8=1，闹铃关闭，下次闹铃时刻来临时再也不闹铃；按下K8后再恢复K8为0状态，那么下次闹铃时刻来临时，闹铃将正常工作。
因此K8既有关闭闹铃声音功能，又有关闭闹铃功能。
实现那个功能的关键在于电路中实验的D触发器。
正常未到闹铃情形下，D触发器Q=0，
=1，K8=0，闹铃不工作；闹铃时刻到，上升沿触发将
=1送到现在的Q端，若是现在K8=0，K8=1，闹铃启动，若是现在按下K8，那么K8由0至1，K8由1至0，K8产生一个上升沿，触发D触发器，将此刻的
=0送给Q，闹铃关闭。
若是K8一直为1，那么闹铃将处于关闭状态；而若是恢复K8为0，那么下次闹铃时刻来临时闹铃正常工作。
如此考虑主若是为了在当即关闭闹铃声以后有当即恢复K8时，此刻的闹铃再也不响。
闹铃关闭电路与闹铃报时电路在一路。
电路图如下图：
十二、电路总图
电路总图如以下图所示：
编译的结果如以下图：
下载至SmartSOPC实验系统：
四、结论
本实验利用QuartusII软件通过运用数字器件连接电路设计仿真了在知足大体要求的基础上带闹钟功能的数字钟，编译后下载至SmartSOPC实验系统中，实际成效与预期一致。
实验中咱们设计了按键复用功能，节省了按键。
五、实验中碰到问题
一、消颤开关
分析解决:
开始时，没有采纳消颤开关进行消颤处置，在实验箱上进行模拟仿真时，随着开关的拨动，数码管显示值跳动异样，且转变捉摸不定，闹铃设定值也因此转变，缘故可能是关于有高频干扰的实验系统，因此咱们在查阅先关资料以后，发此刻实际的数字电子系统中，比较普遍的是用D触发器进行消颤。
在选取好D触发器的时钟脉冲也即采样频率后，发觉消颤成效较好。
在频率的选择上开始选择的是1khz，发觉消颤的成效不是专门好，后来问了教师，是频率选择的过大。
在哟后利用消颤的时候就应选择稍低一点的频率信号。
六、实验感想
通过这次实验发觉了自己存在的很多知识漏洞，而且在实验中真正学会了电子系统设计方面的一些知识。
刚开始数字电路的一些知识已经模糊，在从头阅读数字电路的讲义和通过教师的讲解后才对实验原理有了初步的了解。
实验开始设计大体功能电路时进展顺利，两天即完成了大体计时功能。
可是，并没成心识到电路中存在的一些问题，通过下载到SmartSOPC实验系统，发觉时钟进位就显现了一些问题。
讲电路图从头检查，仿真以后发觉问题，模60中电路连接有误。
再进行校分的时候发觉校道50的时候就进位，检查电路，在校分开关前加了消颤开关后问题解决。
在加入校分信号后，时钟进位又显现问题，时钟找不到缘故，就向同窗请教，在同窗的帮忙下找到缘故，在校分时秒进位信号与校分信号重合，解决那个问题后实验顺利很多。
在加闹铃功能时，意识想不到原理，通过查资料问同窗明白了原理，确实是时钟信号与闹钟设定的信号相同时比较器输出1，输入信号进入蜂鸣器，进行报时。
这次实验中积存了如下体会：
一、在进行实验前要充分预备实验原理，而且要保证原理的可行性，不可盲目的动手去做；
二、实验设计中，不仅要对每一个大的部份要全面试探，对每一个细节部份更要试探到位；
3、在数字系统当选择计数器的时候，要考虑同步、异步问题；
4、数字电路的理论分析要结合时序图；
五、碰到问题，要慢慢寻觅问题所在，分析清楚，不可胡乱改动，做每一次改变都要有充分的理由，在不确信的改动或添加新的功能电路时最好将先前的电路备份，避免改动犯错，阻碍整体电路；
六、模块化设计方式的优势在于其简练性，可是在实验设计中也发觉，在实验最终电路确信之前，要尽可能减少模块重叠嵌套，因为在总的电路敲定之前，电路还不成熟，很多地址需要改良，若是在开始时就进行多层模块化，里层模块电路的修改将阻碍其外层的全数电路，如此确实是牵一发动全身，很显然，如此将致使电路设计的低效，因此在设计进程中，必然要尽可能减少超过两层的模块；
七、参考文献
[1]蒋立平编数字电路兵器工业出版社2001
[2]王建新，姜萍编著电子线路实践教程科学出版社2003
[3]南京理工大学电子技术中心编EDA设计实验指导书2020
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