数字逻辑易错点word版本.docx
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数字逻辑易错点word版本
数字逻辑易错点
数字逻辑易错点
基础
1、卡诺图化简注意四个角。
2、卡诺图的最高位在左侧！
！
（P16）
3、卡诺图得到和之积形式的化简函数，注意：
（1）圈零；
（2）卡诺图表头中取0的变量写成原变量，取1的写成反变量。
4、特定给逻辑电路实现函数，使用笔记的转化。
5、卡诺图运算：
（1）包含0重心不包含1重心的质蕴涵，表达式为反变量；
（2）包含1重心不包含0重心的质蕴涵，表达式为原变量；、
（3）都不包含的，原、反变量均有。
应用：
目标函数要求原变量，“与非”“或非”形式表达（P25）。
化简需要交换律。
6、阻塞法：
卡诺图与运算（P24，P28）。
7、现实不可能出现的情况（无效状态、无关项、约束项、禁止项），用任意项d表示。
8、约束方程（P27）。
9、异或函数：
棋盘格；理解记忆：
0号方格总是为0。
10、变量合并后的异或函数：
（1）由方格0的值确定异或、同或；
（2）对称消除变量。
（3）类似棋盘格（异或同或、合并，阻塞法）难以将卡诺圈画大。
11、多输出函数的化简：
公共质蕴涵，表格法。
12、影射变量卡诺图
（1）低位变量或出现最少的变量，；
（2）画出函数的真值表；
（3）画出影射变量卡诺图。
组合电路分析
13、半加器
14、全加器
15、译码器BIN/OCT
16、数据选择器MUX
17、优先编码器HPRI/BIN（内部逻辑的非）
（1）nYx表示选通输出端：
表示电路选通又有某个输入发生；
（2）可以通过扩展输出端和控制端来扩展编码范围：
前一级的扩展输出端nEx连到后一级的选通输入端。
组合电路设计
18、组合逻辑电路的设计方法
（1）列出真值表（注：
对不确定输入或任意态做出正确的处理，置为d或0）
（2）卡诺图化简（注：
注意输入端是否允许出现反变量，和对于门电路的限制，多输出等）在做出卡诺图之前最好先看一看输出和输入有什么关系，有时候
19、尽可能小的延迟：
在积之和、和之积的表达式可以用两级门电路得到解决，延迟相对小。
20、格雷码：
只有一位数码发生改变。
可以避免冒险现象。
（如果要徒手写格雷码的话，利用对称补0和1的方法。
）
21、（P54）实用的卡诺图化简方法：
（1）在对称化简的时候，要注意将要被消去的项的另一项是不是与图对应的，即图相同的时候，输入一个相同，另一个相反；
（2）四个重复对称&普通对称（注：
有1、2一组，2、3一组的。
）；
（3）行列分别看对称；
（4）别忘了最普通的异或！
！
22、复用：
将部分输出作为其他部分输出的中间输入，以化简电路。
23、功能组合电路：
使用功能选择端S改变输入的选择端，通过2选1的电路实现功能转换。
组合逻辑电路模块构成组合电路
24、数据选择器
（1）2n选1数据选择器可以实现一个包含n+1输入变量的逻辑函数；
（2）找到一个在输出函数中只以原变量形式出现的输入，将这个变量作为数据选择器的数据输入，就可以避免增加非门；
（3）如果选择输入端的变量在函数中被化简了的话，可以乘a+na；
注：
（P60）的题目给出函数可以再次利用卡诺图或公式化简。
25、译码器
（1）2n个输出的译码器同其他逻辑门结合可以产生一个具有n个输入的逻辑函数；
（2）考虑到外部输出是内部的“非”，使用反演定理可以将最小项的和化成与非门形式输出；
（3）数据选择器只能产生一个输出函数，而译码器可以产生多个输出函数（在事件中选择所需要的来搭配与非门）。
数字运算电路设计
26、加法器
（1）串行进位加法器：
迭代设计的例子，但是降低系统速度；
（2）超前进位（并行处理）；
（3）改进：
多级迭代的方法。
27、减法器
（1）有符号数表示一个负数的时候，采用补码形式表示。
补码，将原数取反再加1（抛弃进位）；
（2）（P67）加减器：
控制信号利用异或门实现取原变量和反变量。
超神奇的方法！
28、乘法器
二进制相乘与十进制相乘相似，最后可以得到乘法的迭代单元。
29、除法器（没看）
30、数据比较器
（1）迭代单元真值表包括输入、辅助输入、辅助输出；
（2）四位：
考虑公共质蕴涵，COMP。
31、算数逻辑单元（没看）
组合逻辑电路中的竞争-冒险
1、竞争-冒险现象及其成因
竞争：
两个输入信号“同时”向相反的逻辑电平跳变的现象。
冒险：
由于竞争而产生的毛刺信号。
（门电路有延迟。
）
2、检查竞争-冒险（静态冒险）现象的方法
注：
只适用于一个输入变量发生改变的情况
（1）代数化简法
其他变量不改变，即设为1或0。
逻辑函数可以化简为A、nA的函数（无论与、或、与非、或非等）。
（2）卡诺图法：
相切。
（3）计算机
（4）实验
动态冒险：
低-高-低-高，高-低-高-低。
3、消除竞争-冒险的方法
（1）接入电容：
尖峰脉冲窄，滤波电容的存在使其无法产生峰值；
（2）修改逻辑设计（适用范围有限）：
增加冗余项（卡诺图中增加包含相切线的卡诺圈）；
（3）引入选通脉冲S（可以消除所有冒险，包括动态和静态）：
S的高电平出现在电路达到稳定之后。
注：
正常输出信号将变成脉冲信号，且它们的宽度与选通脉冲相同。
触发器的基本逻辑类型及其状态
1、触发器和锁存器
触发器：
由时钟信号触发引起输出状态改变，并且在下一次被触发之前始终不会改变的器件。
锁存器：
输出状态不是由时钟信号触发，或者虽然由时钟信号触发但在时钟信号的某个电平下输出会随着输入改变而改变的器件。
2、RS触发器
R:
reset=1Q=0,S:
set=1Q=1.
输入端的逻辑非符号表示在方框外部的输入时逻辑0有效，而在方框内部，都是逻辑1有效。
3、JK触发器
4、D触发器
5、T触发器
6、4种触发器的相互转换
触发器的电路结构与工作原理
1、D锁存器（同步）
将RS锁存器构成D锁存器。
锁存状态为CP从1到0转变时刻输入D的状态。
输入输出关系似乎“透明”，称为透明锁存器。
JK锁存器（同步）
注意转变过程，就是变量的代换。
JK=11，不能确定输出状态。
（没看懂3tpd?
）
2、主从触发器：
有输出限定符号反应延迟情况。
RS主从触发器
（1）将两个同步RS触发器串联起来构成主从型RS触发器；
（2）在整个时钟脉冲的周期内输出状态保持不变；
（3）输出的状态变化发生在CP脉冲由1-0的瞬间。
（4）SR不能同时为1；
（5）输出不完全取决于CP脉冲下降沿时刻的激励输入，如激励为00时。
JK主从触发器
（1）将主从型RS触发器的输出交叉反馈到激励输入；
（2）在整个CP=1期间，激励信号受到干扰，输出将受到严重破坏；
（3）CP=1时，JK=11，只是在CP由0-1时刻发生一次翻转，因为反馈位置不同。
3、边沿触发器：
输出状态在时钟输入的上升沿或下降沿到来时才发生变化，并且只有该时刻的激励输入才能对触发器的输出状态产生影响。
可以消除不正常触发带来的影响。
小三角记号表示输入端的内部逻辑只在上升沿有效。
（i）维持-阻塞触发器
维持-阻塞的RS触发器：
特点P109；
维持-阻塞的D触发器：
省略了一条阻塞线；
维持-阻塞的JK触发器：
是通过D的转换为JK；
直接置位端和直接复位端（异步置位和异步复位）：
预置和强行复位。
（没有看）
（ii）基于门电路延时特性构成的边沿触发器：
特点P112，只在下降沿的极短时间内按触发器的状态方程进行状态转换，其他时间的激励输入对状态方程没有影响。
（iii）主从结构边沿触发器：
主触发器只能反映输入的变化，不能记录输入的变化。
使用CMOS传输门：
G=1，双向导通G=0，截止。
相当于开关；
触发器的状态改变只发生在CP上升沿，并且输出状态只同CP脉冲上升沿瞬间的输入D相关。
边沿触发器的动态特性
最短时间周期=建立时间ts+传输延迟时间tpd
（通常tpd>tH?
）
触发器的基本应用
1、二进制计数器（异步，行波计数器）：
n个T’触发器构成，分频
（1）用D构成T’触发器：
将自身的输出非作为本身的输入，后一级将前级触发器的输出的非作为本级的时钟。
用JK构成T’触发器：
JK=11。
（2）翻转周期比它前一个的触发器周期长一倍；
（3）前级输出的下降沿引起后级触发器的翻转；
（4）脉冲分频电路，n级触发器可以构成2n分频电路，如n=3，8MHz-1MHz。
也称除法计数器；
（5）前级触发器的输出的非作为时钟、上升沿触发：
加法计数器。
改变任意一个，都为减法计数器。
如果同时改变两个，为加法计数器；
（6）动态冒险。
2、环形计数器（同步，移位寄存器型计数器）：
顺序改变驱动信号。
单输出为逻辑1。
（1）系统启动，RST=1，将第一个触发器预置为1，其他为0；
（2）前一触发器的现态是后一触发器的次态；
（3）不断移位的感觉；
（4）同步，不存在动态冒险问题。
3、扭环型计数器：
错位
（1）与环形计数器的差别在于，最后一个触发器输出的非为第一个的输入；
（2）不存在竞争-冒险；（书上没说清楚？
P124）
（3）有几个触发器，就维持几个时钟周期的逻辑1。
寄存器
同步结构的时序电路。
1、并行输入与输出
异步清零信号。
逻辑符号：
公共控制信号和D触发器。
2、串行输入与输出（移位寄存器）
（P126）实际的移位寄存器：
可以并行输出的哦！
！
左移：
首先移入或移出移位寄存器的是MSB（最高位）；
右移：
首先移入或移出移位寄存器的是LSB（最低位）。
并行输出之中左移右移的区分很重要。
3、累加器…
4、寄存器构成延时单元
1位数字序列检测电路：
寄存器并行输出到比较器中。
待检测序列可变，动态检测。
亦可使用译码器，或退化成与门。
（P129）例题延时选通交换关系，合并的逻辑图。
同步时序电路
1、两种基本模型
米利模型：
输出与输入和现态相关；次态与现态和输入相关。
摩尔模型：
输出只与现态相关；次态与现态和输入相关。
区别：
（1）根据上述情况，若输入与时钟同步，则两种模型的输出在整个时钟周期内均保持不变，但米利模型比摩尔模型提前一个时钟周期改变输出。
（2）若输入存在干扰，一般不会影响摩尔模型的输出，但可以影响米利模型的输出。
注：
（P140）在例子中，摩尔模型的设计，注意摩尔模型的S4次态是回到不同的状态。
而米利模型是。
2、两种模型的相互转换
摩尔转换成米利：
状态转换表加“/输出”，合并相同状态（所有输入组合情况下的次态和输出都一样，可进行状态合并）。
米利转换成摩尔：
输出同类状态和输出非同类状态，重新画状态转换图。
3、同步时序电路的分析
（1）确定电路类型，给出触发器激励方程；
（2）将激励方程代入触发器特征方程，写出电路的状态方程（只有1位状态，则现态标n；多于1位，表序号即可。
），同时写出输出方程；
（3）列状态转换表与转换图；
（4）分析，得到功能或时序图。
验证功能正确性。
4、稳定米利模型输出的方法
（1）利用CP脉冲同输出相“与”，CP=1取出有效信号。
不能做到在整个时钟周期稳定。
要求：
触发器有效边沿为下降沿（？
），在CP=1期间输入信号不能有变化。
（2）利用D触发器做缓冲寄存器。
延迟一个节拍输出。
在整个周期内稳定不变。
若输入信号在整个时钟周期稳定，一般使用米利模型。
5、计数器电路：
没有输入（除了辅助控制信号）。
6、电路能够自启动：
不管开机时处在什么状态，经过若干时钟周期，计数器肯定进入正常循环状态。
（冗余状态只有流出线，没有流进线。
没有只有流进线的状态。
）
常用同步时序电路分析
计数器可是从0开始计数的！
1、同步计数器（P152）
（1）CLR同步清零端；LOAD同步置数端；ENT、ENP计数允许；ENT进位输入端；RCO进位输出端；
（2）多功能电路设计：
利用与或门作为数据选择器达到多种逻辑功能转换；
（3）二进制同步加法计数器状态方程（P154）。
（4）逻辑符号（P155）；为什么？
（5）串联构成更多位数同步计数器（P156）、极性表示法。
2、同步可逆计数器（P156）：
即可做加法计数，又可作减法计数。
（1）二进制同步减法计数器状态方程（P157）。
3、N进制计数器（模N计数器）（P158例4-6）
（1）同步置数法：
改变与非门的译码关系，二进制计数器并行输入端的置数值。
与非门：
加与非门，输出连接到同步置数低电平M1端；
是在1011后的下一个CP脉冲到达时，并行置数。
并行输入端：
（2）同步复8位法：
利用输出译码进行同步复位。
4、时钟发生电路
（1）4相时钟信号：
四个相互之间相差90°的时钟信号；
（2）顺序脉冲信号发生器：
利用环形计数器实现。
任意时刻只有一个输出为1，成为单活跃电路。
冗余状态多，没有任何毛刺干扰。
区别：
基本环形计数器将最后一个触发器的输出反馈到第一个触发器的激励端。
需进行预置数才能进入正确循环；
顺序脉冲信号发生器：
第1个到第4个触发器的输出经过一个或非门组合反馈到第1个触发器的激励端。
只要经过有限个时钟脉冲，就可以进入单活跃状态。
（3）顺序脉冲信号发生器：
利用计数器和译码器实现。
冗余状态少，易形成毛刺。
5、通用移位寄存器（呵呵）（PPTP52？
）
同步时序电路的设计
1、审题：
将该信号保持一个周期—常用摩尔模型。
2、若问题指标描述中规定了复位状态，通常是构造状态图很好的初始态。
3、采用JK触发器来构成一般的同步时序电路比较容易实现；计数器类电路采用T触发器；寄存器类电路采用D触发器最方便。
4、同步时序电路设计过程（P165开始）
5、带冗余状态的同步时序电路的设计（P175）
注：
不可能发生的输入不用进行修改，不确定态即可。
只是冗余状态需要修改。
（1）给冗余态确定的次态；
（2）不给冗余态确定的次态。
尽可能将卡诺圈画大，并保证冗余态能转换到有效循环之中。
6、用算法状态机方法设计同步时序电路（P177）
7、状态分配问题
（1）状态分配等价：
互补（加非门）；触发器互换。
（2）状态分配规则（P182）
时序电路的状态化简
1、完全描述状态表的等价与化简
（1）状态的等价规律：
状态等价具有传递性；
如果两个状态在对应的输出不同，他们显然不等价；
如果两个状态在相同输入有相同的输出，次状态完全相等或为原状态或为对方状态（循环），等价；
如果两个状态在相同输入有相同的输出，次状态不相同，要看次状态是否等价。
注：
特殊形式的等价（P190）。
（2）方法一：
逐次比较法
（i）将输出相同的状态写在一起划分成一类；
（ii）将同一类次态下标不同的状态再次分割；
（iii）合并状态。
（3）方法二：
隐含表法
（i）输出不同，肯定不等价，在相应的小方格中记以“×”号；
（ii）输出相同，并且在相同的输入下次态相同，或者仍为原状态对。
肯定等价，在对应的小方格中记以“√”号；
（iii）输出相同，次态不同，记录次态对；
（iv）观察该次态对是否等价（等价传递）。
若是则钩，若非则叉。
（4）方法三：
观察法
2、不完全描述状态表的化简（P191）
（1）寻找最大相容类（隐含表法+合并图）；
（2）根据最大相容类集合构成简化状态表（覆盖化，最小化（<=最大相容类数），闭合性（新状态所包含的原来的状态在一定输入下的次状态必须属于合并后的同一状态））
基本异步时序电路的分析
1、基本异步时序电路：
记忆功能是依靠电路的反馈来实现的。
而非触发器。
2、限制条件：
电路达到稳定之前不允许输入发生变化；每个时刻允许一个输入变量发生变化。
3、基本型异步时序电路稳定条件是y=Y。
4、x,y（系统状态）总态，Y激励状态。
5、分析过程：
（1）写出电路的激励方程和输出方程：
Y=f1（x,y）z=f2（x,y）均为x,y系统总态的方程，而非关于Y的（P212红线部分），因为实际的z有所延迟；
（2）写出状态流程表，找出稳定状态；
（3）画出状态转换图（只包括稳定状态。
不用出现输出有两个及以上同时发生变化的转换情况，如00-11。
）和输出波形（只包含稳定状态。
Y为不加延迟的逻辑输出，y为Y人为加延迟，z为按输出方程计算后的人为加延迟）。
（P212例题没看..）
基本异步时序电路的竞争与冒险
1、临界竞争：
在状态转换过程中，虽然由于器件特性的不同，使得状态转换可以循不同的转换途径进行。
由于转换途径的不同可能使电路出现不同的最终稳定状态的现象。
这种情况使电路发生不确定动作，不允许出现。
如系统状态y1y2:
10-01会有两种途径，有的电路会导致有不同的最终稳态。
2、非临界竞争：
在状态转换过程中，虽然由于器件特性的不同，使得状态转换可以循不同的转换途径进行，但是状态转换的最终稳定状态是一致的现象。
电路允许非临界竞争的存在。
3、竞争：
基本型异步时序电路在某个输入作用下，从一个稳定状态转换到另一个稳定状态，如果有多于一个的状态变量同时发生变化，则称电路存在竞争。
4、临界竞争的判别
（1）判别法则：
a.在状态转换表中选择一个稳定状态，然后从这个稳定状态向某个相邻列转移（输入发生变化）；b.考虑在该列内的状态转换过程，看是否到达同一个稳定状态；c.改变输入变量及稳定状态，重复上两步直到遍历。
（2）状态转换一定沿着最短的距离进行（就是我们已知的）。
（3）无聊的两个一般规律：
a.当某列只有一个稳定状态时，这一列一般无临界竞争；b.稳定状态进入一列后，系统状态转换过程中始终只有一个状态变量改变。
（4）分析时需遍历所有可能途径。
（5）一般规律a不适用情况：
发生状态循环。
系统发生震荡，输出无法确定。
（电路结构决定如果第一次00-01那么以后都是了，不会00-10！
）
5、临界竞争的消除
（1）在电路中插入可控延迟元件（电容或单稳态电路）
缺陷：
牺牲系统速度；对于集成电路设计难以接受。
（2）修改状态流程表中的非稳定状态，使得循环的结果到达目标状态
需要按开始希望的最终结果进行修改设计。
局限：
一列中全为稳定状态。
（3）采用相邻状态分配来消除临界竞争
条件：
在一个状态流程表中，每个状态对应的激励态（不包括与自身相同的状态）的数量（即相邻状态数）不超过所采用的状态变量的数量，可以使用此方法。
方法：
看同一行，输入变化时的状态（即稳定状态两侧）。
由状态流程表画出状态相邻图。
（4）增加状态变量的方法
适用：
状态的相邻状态数大于状态变量数。
通解。
a.共享行状态分配
（i）根据状态相邻图进行初始分配状态变量，即考虑一个的状态相邻（相邻状态数=状态变量数）；
（ii）状态转换图插入过渡态，分配状态变量（为原来发生临界竞争的激励态的“按位或”）；
（iii）修改状态流程表（表中未填任何状态的位置，作为任意态处理，实际状态转换中不会经过；如原来的状态表中列出输出函数，新增过渡状态对应输出可以取为过渡前后对应输出中任意一个）。
b.单活跃态状态分配
根据原来状态表的状态数确定状态变量数目。
按00001,00010,00100,01000,10000来分配状态，之间全部加入过渡态。
方法同a。
缺陷：
采用元件多，降低电路速度。
6、基本型异步时序电路（组合电路+反馈）的冒险
组合电路的冒险会导致在时序电路中y（系统状态）的改变，可能改变电路的结果。
需要前面学到的组合电路冒险的检验和消除进行解决。
基本异步时序电路的设计
1、步骤（P226）
2、分析波形图要找到波形图中状态的重复规律，波形图分析的时候注意各个状态的本质差别；
3、注意题干中的初始状态的提示；
4、ASM方法分析。
脉冲型异步时序电路的分析（波形分析；状态转换表、图）
1、脉冲型的记忆电路为触发器。
但由于是异步电路，Y包含触发器的时钟输出（同步不包含）。
2、两个限制。
3、分析步骤：
（1）写出激励方程和输出方程；
（2）写出CP信号方程；
（3）由激励方程和CP信号方程写出带时间信号的触发器状态方程；
（4）列状态转换表CP（或其他）和Q（如果是下降沿触发，设下降沿时为逻辑1）；
（5）画出状态转换图和波形图。
4、T触发器没有时钟，T’才有。
5、多输入端的脉冲型异步时序电路，不可能出现多个有效触发同时输入的情况，所以可以将几个输入条件分开考虑，不必考虑同时有效地情况。
6、若时间CP信号只含有Q，依次推出每一行的CP信号。
看P240。
脉冲型异步时序电路的设计
1、步骤（P241）。
2、触发器的激励表要包含时钟的输入（没有这样子的例题哎…）。
3、在激励卡诺图和输出卡诺图中，没有的状态作任意态（要画出来的，不然化简不够），且要在一个竖列中画卡诺圈。
4、在状态图和激励卡诺图只考虑状态的独立输入而不考虑它们的组合。
5、触发器选择时钟信号原则（P246）。
6、在异步时序电路中，不是在每隔状态下都有时钟，所以在画激励卡诺图时，只要考虑具有有效时钟信号那些状态下的激励的情况即可。
时钟没来的激励信号记为d，无影响。
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