基于CPLD的三相多波形函数发生器毕业设计论文.docx

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基于CPLD的三相多波形函数发生器毕业设计论文

摘要

直接数字频率合成（DirectDigitalSynthesis，DDS）是20世纪60年代末出现的第三代频率合成技术，该技术从相位概念出发，以时域采样定理为基础，在时域中进行频率合成，它以可编程逻辑器件（CPLD）作为控制及数据处理的核心，可将波形数据用D/A转换器快速恢复。

基于CPLD和DDS技术的函数发生器可以实现信号波形的多样化，同时大大提高输出信号的带宽。

整个设计采用MAX+plusII开发平台，VHDL编程实现，基于可编程逻辑器件CPLD设计多波形信号发生器。

用VHDL编程实现，其设计过程简单，极易修改，可移植性强。

系统以CPLD为核心，采用直接数字合成技术，辅以必要的模拟电路，构成一个波形稳定，精度较高的函数信号发生器。

系统的特色在于除晶体振荡器和A/D转换外，全部集成在一片CPLD芯片上，使系统大大简化。

它可输出频率、幅度可调的正弦波、三角波、方波。

另外由于CPLD具有可编程重置特性，因而可以方便地更换波形数据，且简单易行，带来极大方便。

关键词：

信号发生器设计；三相；VHDL；CPLD；MAX+plusII

ABSTRACT

Directdigitalfrequencysynthesize（DDFS）isarecentlyandrapidlydevelopedtechnologywhichfeatureshighfrequencyresolution．ThispaperbrieflyintroducesthebasicprincipleofDDS.ThebasicprincipleandperformanceofCPLDchip．ThenitmainlydescribeshowtouseCPLDchiptodesignafunctiongeneratorofhighaccuracy．Theprincipleofthree-phasemulti-signalgeneratorbasedonCPLDandDDStechnologyisintroduced．Basedonthese，themodulesofCPLDdesignaregiven．

Themulti-wavesignalgeneratorisdesignedbasedonprogram-mablelogicalcomponentCPLD．TheVHDLprogrammingrealizationandtheMAX+plusIIdevelopmentplatform.BesidesthecrystaloscillatorandtheA/Dtransformation，theentiresystemcompletelyintegratesontheCPLDchip．Themulti-wavesignalgeneratormayoutputthesine-wave，thetriangle-wave，thesquare-wave．Thendownloadedunderthesituationwhichtheentiresystemhardwareconnectsdonotchange，andfinallyoutputthespecialprofilewhichuserneeds．Themulti-wavesignalgeneratorgenerateswavewhichtheconventionalfunctionsignalgeneratorscan’tmake．MoreoverbecauseoftheprogrammableresetfeatureoftheCPLD，thegeneratorcanchangethewavedataconvenientlyandpracticeeasily．ThewholedesignrealizesbytheVHDLprogrammer．Itsdesignprocesshassimplefeature，easymodificationandhightransportation．

Keywords：

SignalGeneratorDesign；Three-phase；VHDL；CPLD；MAX+plusII

1引言

现代电子技术的核心技术是EDA（ElectronicDesignAutomation）。

EDA技术就是依赖强大的电子计算机在EDA开发平台上，对硬件描述语言HDL（HardwareDescriptionLanguage）系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑分割、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。

EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。

EDA使得电子技术领域各学科的界限更加模糊，更加护为包容：

模拟与数字、软件与硬件、系统与器件、行为与结构、ASIC（ApplicationSpecificIntegratedCircuit,专用集成电路）与FPGA（FieldProgrammableGateArray）等。

EDA技术在21世纪得到的很大进步，例如更大规模的FPGA和CPLD（ComplexProgrammableLogicDevice）器件的不断推出；软硬件IP核（IntellectualProperty）在电子行业的产业领域、技术领域和设计应用领域得到进一步的确认；系统级、行为验证级硬件描述语言（SystemC）的出现，使复杂电子系统和验证趋于简单。

硬件描述语言VHDL[全名是VHSIC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguage]是EDA技术的重要组成部分,由美国国防部发起创建，由IEEE（TheInstituteofElectricalandElectronicsEngineers）进一步发展并发布，是硬件描述语言的业界标准之一。

VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。

VHDL具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，VHDL支持各种模式的设计方法：

自顶向下与自顶向上或混合方法，在面对当今电子产品生命周期缩短，需要多次重新设计以融入最新技术、改变工艺等方面，VHDL具有良好的适应性。

向器件作编程或适配习惯上叫做下载，这要通过下载软件平台或者下载电缆实现。

这是设计过程中的重要步骤，可以利用MAX+PLUSⅡ软件在计算机上完成设计并下载到目标器件中。

EDA工具软件大致可以分为5个模块：

设计输入编辑器，仿真器，HDL综合器，适配器，下载器等。

DirectDigitalSynthesis（DDS）是20世纪60年代末出现的第三代频率合成技术。

该技术从相位概念出发，以时域采样定理为基础，在时域中进行频率合成，它以可编程逻辑器件（CPLD）作为控制及数据处理的核心，将存于FlashROM的波形数据用D/A转换器快速恢复。

DDS频率转换速度快，频率分辨率高，并在频率转换时可保持相位的连续，因而易于实现多种调制功能。

DDS是全数字化技术，其幅度、相位、频率均可实现程控，并可通过更换波形数据灵活实现任意波形。

此外，DDS易于单片集成，体积小，价格低，功耗小，因此DDS技术近年来得到了飞速发展，其应用也越来越广泛。

基于CPLD和DDS技术的函数发生器可以实现信号波形的多样化，而且方便可靠，简单经济，系统易于扩展，同时可大大提高输出信号的带宽。

CPLD为连续式互连结构，器件引脚到内部逻辑单元，以及各逻辑单元之间，是通过全局互连总线中的多路选择器或交叉矩阵选通构成信号通路。

其主要特点是内部时间延时与器件逻辑结构等无关，各模块之间提供了具有固定时延的快速互连通道，因此可以预测时间延时，容易消除竞争冒险等现象，便于各种逻辑电路设计。

本文的DDS系统以CPLD为核心，采用直接数字合成技术，辅以必要的模拟电路，构成一个波形稳定，精度较高的函数信号发生器。

本系统的特色在于CPLD中集成了大部分电路，使系统大大简化，除输出所需的正弦波、方波、三角波，还可进行波形存储,三种波形之间的相位差均为120°，是三相的CPLD系统。

DDS的理论依据是奈奎斯特抽样定理。

根据该定理，对于一个周期正弦波连续信号，可以沿其相位轴方向，以等量的相位间隔对其进行相位/幅度抽样，得到一个周期性的正弦信号的离散相位的幅度序列，并且对模拟幅度进行量化，量化后的幅值采用相应的二进制数据编码。

这样就把一个周期的正弦波连续信号转换成为一系列离散的二进制数字量，然后通过一定的手段固化在只读存储器ROM中，每个存储单元的地址即是相位取样地址，存储单元的内容是已经量化了的正弦波幅值。

这样的一个只读存储器就构成了一个与2π周期内相位取样相对应的正弦函数表，因它存储的是一个周期的正弦波波形幅值，因此又称其为正弦波形存储器。

此时，正弦波形信号的相位与时间成线性关系。

根据这一基本关系，在一定频率的时钟信号作用下，通过一个线性的计数时序发生器所产生的取样地址对已得到的正弦波波形存储器进行扫描，进而周期性地读取波形存储器中的数据，其输出通过数模转换器及低通滤波器就可以合成一个完整的、具有一定频率的正弦波信号。

DDS电路一般包括系统时钟、相位累加器、相位调制器、ROM查找表、D/A转换器和低通滤波器（LPF）。

基于CPLD和DDS技术的函数发生器可以实现信号波形的多样化，而且方便可靠，简单经济，系统易于扩展，同时可大大提高输出信号的带宽。

2基于CPLD的三相多波形函数发生器设计

2.1波形发生器系统的设计方法及其技术指标

2.1.1设计方式概述

在电子工程设计与测试中，常常需要一些具有特殊要求的信号，要求其波形产生多，频率方便可调。

通常的信号产生器难以满足要求，市场上出售的任意信号产生器价格昂贵。

在老师指导下，结合实际要求，我设计了一种基于CPLD的三相多波形函数发生器，能输出正弦波、三角波、方波等波形信号，波形信号之间的相位差均为120˚。

复杂可编程逻辑器件CPLD器件可以代替许多分立元器件，从而大大降低了电路板的复杂程度。

对于CPLD器件的设计一般可以分为设计输入、设计实现和器件编程三个设计步骤以及相应的功能仿真、时序仿真和器件测试三个设计验证过程。

设计输入有多种方式，目前最常用的有电路图和硬件描述语言两种，对于简单的设计，可采用原理图的方式设计，对于复杂的设计可使用原理图或硬件描述语言（Verilog,AHDL,VHDL语言），或者两者混用，采用层次化设计方法，分模块层次地进行描述。

原理图设计方法主要是按照数字系统的功能采用具体的逻辑器件组合来实现的把这些由具体器件实现逻辑功能的电路图输入到软件当中。

这种设计方法比较直观。

硬件描述语言设计方法主要把数字系统的逻辑功能用硬件语言来描述，采用VHDL语言描述的数字系统大致有三种；其一称为行为描述，它用几个包含着若干顺序语句的进程描述输入与输出之间的转换关系；其二是数据流描述，用一系列的并发信号赋值语句描述输入与输出之间的关系；其三为结构描述方式，是通过元件之间的互联关系描述输出电路的结构。

无论是原理图输入还是描述语言输入都各有其优点，原理图设计适合于对器件比较熟悉，元件之间的互联清楚，并且需要的设计比较简单的情况，而对于器件不熟悉，设计复杂的情况来说，使用硬件描述语言要方便一些。

设计实现:

设计实现是指从设计输入文件到熔丝图文件（CPLD）的编译过程。

在该过程中，编译软件自动地对设计文件进行综合、优化，并针对所选中的器件进行映射、布局、布线、产生相应的熔丝图或位流数据文件，在此过程中，由于编译软件给系统管脚的分配是比较杂乱的，为了电路板布线的方便，用户可以对输入/输出管脚进行管脚锁定。

器件编程:

器件编程就是将熔丝图文件或位流数据文件下载到相应的CPLD器件中，并与CPLD器件的管脚相对应，所用的软件是ALTARE公司提供的CPLDDN4，这是ALTARE公司CPLD系列的专用下载软件。

设计校验:

对应于设计输入、设计实现和器件编程，设计验证分为了功能仿真、时序仿真、器件测试三个部分。

功能仿真验证设计的逻辑功能，在设计输入过程中，对部分功能或整个设计均可进行仿真；时序仿真是在设计实现以后，针对器件的布局、布线方案进行时延仿真，分析定时关系:

器件测试是在器件编程后，通过实验或借助测试工具，测试器件最终的功能和性能指标。

在设计中系统的接口电路、信号源的大多数逻辑控制都在CPLD中实现。

在该流程中仿真是重点。

仿真又可分为功能仿真（前仿真）与时序仿真（后仿真）。

根据电路设计编制仿真文件，在文件被综合前进行仿真，可验证电路功能；在保证电路已实现设计的功能后，进行综合并对综合的结果进行时序仿真，可验证电路的时序是否满足要求。

当电路的前仿真与后仿真都满足要求，则电路的设计是成功的。

然后设置器件类型并进行引脚锁定，再对文件进行适合于所加配置的逻辑综合；通过后即完成设计。

最后结合系统中的其它部分进行连调，如发现问题可修改设计。

本设计中使用了ALTERA公司提供的配套软件MAX+PLUSII进行文件的输入、编译和下载。

MAX+PLUSII的软件设计主要由设计输入、项目编译、项目校验和器件编程等四部分构成。

图2.1-1CPLD设计流程图

图2.1-2MUS+PLUSⅡ设计的主要组成部分

2.1.2三相函数多波形发生器技术指标

三种波形之间的相位差均为120°，可以同时输出，具有三相的功能。

对以下三种波形的频率均要求：

产生的频率都可以预置；输出的信号幅值能在100mv~3V的范围内调整。

对正弦波信号的要求为：

信号频率范围：

20Hz-20kHz之间可调，步长为10Hz；

非线性失真系数≤3%。

对方波信号的要求是：

信号频率范围：

20Hz-20kHz；上升和下降时间<1µs；

对三角波信号的要求为：

信号频率范围：

20Hz-20kHz之间可调。

2.1.3三相波形发生器设计方法概述

DirectDigitalSynthesis（DDS）是20世纪60年代末出现的第三代频率合成技术。

用DDS技术来设计制作一个基于CPLD的三相多波形函数发生器，并使它能输出正弦波、三角波、方波等波形信号源，三种波形的相位差为120˚。

波形发生器中的CPLD芯片是DDS的控制及数据处理的核心，电路系统主要由时钟信号发生器、波形数据产生器和A/D转换电路组成。

波形数据产生器由数控分频器、三角波产生模块、正弦波产生模块、方波产生模块等构成。

在时钟信号发生器作用下，波形数据产生器生成频率可变的波形数据数字信号，由A/D转换电路放大处理后输出最终所需要的波形信号。

各个模块的实现主要采用MAX+plusII开发平台，由VHDL编程实现。

先完成外围电路的焊接之后，用CPLD的专属下载软件把编写完的程序烧录入CPLD芯片，再对整个波形发生器进行调试，使其达到预期的效果。

2.2设计方案

2.2.1三相函数发生器设计原理

DDS制作的三相波形发生器主要由标准参考频率源、相位累加器、波形存储器、数模转换器、低通平滑滤波器构成。

在时钟脉冲的控制下，频率控制字K由相位累加器得到相应的相码，相码寻址波形存储器进行相码——幅码变换输出不同的幅度编码，再经过数模变换器得到相应的阶梯波，最后经低通滤波器对阶梯波进行平滑，即得到由频率控制字决定的连续变化的输出波形。

其中，参考频率源一般是一个高稳定的晶体振荡器，其输出信号用于DDS中各部件同步工作。

因此，DDS输出的合成信号的频率稳定度与晶体振荡器是一样的。

DDS系统核心是N位相位累加器。

相位累加器的结构一般N位字长的二进制加法器与一个由时钟触发的N位二进制相位累加寄存器级联构成，加法器的一个输入端与相位寄存器的输出端相连，另一个输入端是外部的频率控制字K。

在每一个参考时钟脉冲输入时，把频率字累加一次，并把相加后的结果送至累加寄存器的数据输出端。

由于相位累加器的输出连接在波形存储器的地址线上。

因此其输出的改变就相当于进行查表。

系统中的参考时钟通常是一个高稳定性的晶体振动器，用来作为系统时钟同步整个系统的各组成部分。

在系统时钟脉冲的作用下，相位累加器不停地累加．也即不停地查表，不停地把波形重新合成出来，当相位累加器累加满时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS合成信号的一个频率周期，累加器的溢出频率就是DDS输出的信号频率。

。

滤波器则进一步平滑D/A转换器输出的近似所需波形的锯齿阶梯波．同时滤出不必要的杂波。

图2.2-1DDS的原理图

图2.2-2相位累加器的结构示意图

若频率控制字设为M，相位累加器为N位，参考时钟频率fс，则输出频率为Mfс/2ª（a=N）。

DDS的输出频率下限对应于频率控制字M=0的情形，即输出频率为f。

=0。

根据Nyquist采样定理，DDS的输出上限频率为时钟频率的一半，即f。

=½fс。

但由于实际输出低通滤波器的非理想特性，可实现的频率上限为-2/5fo。

即若参考频率为，DDS的输出频率范围是0—2/5fc。

由于DDS的模块化结构，其输出波形由波形查找表中的数据来决定，因此，只需改变查找表中的数据，即可以方便地利用DDS产生出正弦波之外的其他波形，如余弦波、方波、三角波。

锯齿波甚至调频、调相波以及带限的噪声信号。

三相分时复用原理：

分时复用的原理是各路信号只占用同一信道的不同时间间隙进行信号传输。

具体到本电路就是利用对正弦表寻址的高速度，使一个正弦表在不同时间段查寻不同相的正弦波的幅值，以达到减少正弦表所占用的CPLD资源的目的。

电路的具体实现：

三路在相位上互差120。

的地址数据并行输入通过一个三选一的选择器来进行选择，选择器的控制端接三进制的计数器。

如，计数器为0时，输出的是A相的地址。

计数器为1时，输出的是B相的地址．计数器为2时，输出的是C相的地址。

因此只要使输入的三相地址周期性变化，就实现了并行输入的三相地址数据在时间上形成了连续，也就实现了三相地址数据的合成。

这样就可以利用一个正弦表来得到三相的正弦值，把正弦表减少到没有采样分时复用时的1/3。

数据的分离：

通过分时复用，使得通过查寻一个正弦表得到在相位上互差的三相正弦波的幅值，但是由于输入的三相地址在时间上是连续的，即对ROM表寻址的地址只有一路，因此，虽然得到了三相正弦波的幅值，可是他们是按ADDRESS中各相之间的关系混合在一起的，因此，必需对所得到的幅值进行分离。

才能得到三相正弦波。

由波形ADDRESS中各相地址的相互关系可知，分离数据只要把分时复用的合成部分反接即可。

参数选择：

相位累加器的字长决定了频率分辨率．设计中取N=16。

由于CPLD中硬件资源（主要是存储器EAB容量）所限，需对相位累加器输出的16位相位进行截断，这里取16位相位的前l0位进入相位，幅度转换电路，即A=10，输出数字幅度序列定位10位（D=10）。

图2.2-3正弦波波形数据产生模块

这样确定的基本参数如下：

（1）时钟频率和输出带宽根据已知的外部时钟源的频率fс=12MHz．那么本系统最高输出频率位2/5fo=4.8MHz。

（2）频率范围由于要求输出的信号频率范围比较大．因此在12MHz时钟源引入CPLD后，在相位累加器之前增加了一个时钟分频器，可实现10、100、1000、10000次分频。

根据输出信号的频率和精度要求，选择不同的分频比将50MHz时钟频率降低，再作位相位累加器和波形产生电路的参考时钟。

相位/幅度变换用CPLD实现相位/幅度变换电路是设计的一个难点。

根据DDS原理，将不同波形的量化数据存储于波形查找表中，即可完成多波形发生的功能。

ROM的功能在本方案选用的Altera公司生产的CPLD芯片中实现，因此在实际设计中，要充分考虑表格数据的优化问题。

根据上面的参数选择，取相位累加器字长M=16，截取前10位有效位，输出幅度序列定位l0位。

这样直接实现正弦波形存储需要210xl0bitROM。

正弦查找表可调用Maxplux2软件中的“lpm_rom”宏模块实现。

CPLD器件选择ALTERA公司的——EPM7128S84-15。

它有128个宏单元、2500个等效逻辑门、15ns的速度、PLCC84封装形式。

除电源引脚、地线引脚、全局控制引脚和JTAG引脚外，共提供了64个可用I/O脚，这些引脚可以任意配置为输入、输出和双向方式。

该器件的特点如下:

●是一种高性能的CM0SEEPROM器件。

●器件可通过JTAG接口实现在线编程。

●内置JTAGBST电路。

●可编程宏单元触发器具有专用清除、置位、时钟和时钟使能控制。

●可配置的扩展乘积项分配，允许向每个宏单元提供多达32个乘积项。

EPM7128S器件是通过4个引脚的JTAG接口进行在线编程（ISP）的。

ISP允许快速、有效地在设计开发过程中重复编程。

JTAG（JointTestActionGroup）是欧洲的JETAG组织提出的边界扫描标准，即IEEE1149.1标准。

该标准提供了板级和芯片级的测试，所有JTAG测试功能仅需一条四线或五线的接口及相应的软件即能完成，利用JTAG能测试电路板的连接情况以及电路板的正确性。

JTAG的接口信号为:

●TCK（TestClock）:

用于控制状态机及传递数据。

●TMS（TestModeSelect）:

选择边界扫描模式，控制状态机测试操作。

●DI（TestDataInput）:

在TCK的一升沿，接受串行数据。

●TDO（TestDataOutput）：

在TCK的下降沿，输出串行数据。

我们采用的是并口下载电缆ByteBlaster，它可以对MAX7000S系列进行在线编程。

该下载电缆具有以下几个部分:

与PC机并行口相连的25针插头、与PCB板插座相连的10针插头以及25针到10针的变换电路。

可用于实现波形相位、幅度变换查找表（ROM）结构。

DDS主要分为相位累加器、相位/幅度转换单元（含ROM）、数模变换器以及低通滤波等几个部分。

相位累加器和相位/幅度转换单元用CPLD实现，再将输出外接至DAC器件，最后通过低通滤波器即可得到所需波形。

图2.2-4CPLD的外围电路连接图

2.2.2多波形发生器的各个波形模块设计方式简介

数控分频器：

数控分频器的功能是在输入端输入不同数据时，对输入时钟产生不同的分频比，输出不同频率的时钟，以改变输出信号的频率。

设计时利用并行预置数的减法计数器实现，他的工作原理是：

减法计数器在并行预置数的基础上，在时钟的作用下进行减计数，当计数值为零时产生溢出信号，加载预置数据，并且将溢出信号作为分频器的输出信号，实现分频信号输出。

其分频系数N为预置数的值。

为了得到占空比为50的矩形时钟信号，将输出再进行二分频。

由此，该分频器的总分频系数为2N。

三角波波形数据产生模块：

该模块可设计一个可逆计数器实现。

设计时设置一变量作为工作状态标志，在此变量为全0时，当检测到时钟的上升沿时进行加同一个数操作，为全1时，进行减同一个数操作。

由于A/D转换采用8位的DAC0832芯片，且设64个时