USB接口内部结构IC.docx
《USB接口内部结构IC.docx》由会员分享，可在线阅读，更多相关《USB接口内部结构IC.docx（17页珍藏版）》请在冰点文库上搜索。
USB接口内部结构IC
1、USB接口电路
1、USB1.1协议对IO口直流特性的要求：
2、Virtex-5IO：
1）LVTTL直流特性
2）LVCMOS、LVDCI和LVDCI_DV2直流特性：
4、USB1T11芯片：
通过查找资料在FPGA中用LVCMOS类型的IO口进行USB接口电路的代替。
2、TSMCIOLibrary中IO口的分析：
TSMCIO库中有许多IO口类型，选择符合接口电路对IO进行版图提取并分析仿真其性能是否符合要求。
主要是分析一下IOlibrary中的PRB24SDGZIO口电路，PRB24SDGZ的结构图如下：
PRB24SDGZ采用schmitt输入和三态输出结构，并且具有耐高压性能。
根据其所提供的版图提取出其电路原理图：
1输入电路：
由上原理图左半部分可知，输入采用施密特输入结构，施密特输入结构可以提高噪声容限，PAD输入经过施密特后接3个非门结构，该结构的目的主要是讲PAD点的3.3v电平转化成芯片内部的供电电压1.8v，同时也起到提高驱动能力的作用。
为了能够耐高压，该IO口电路采用了一种floatingN-well结构：
上图中下半部分是输出驱动管，上半部分是FloatingN-well结构，其工作原理是：
当PAD点输入电压超过3.3+Vth时，M191和M192管子会反向导通，而M193管子截止，此时节点F_Nwell就会跟随PAD点的电压变化，与此同时，M194管子也会导通，是A节点的电压与PAD点的一样，保证了输出驱动管子M188的截止；但PAD电压小于3.3v，N-well又偏置在3.3v，所以该结构具有耐高压的作用。
2输出电路：
由于芯片内部的corevoltage是1.8v输出的电平是3.3v，故IO电路采用了一种差动级联逻辑（DCVSL）设计的结构作为电平转换，其结构如下：
具体的工作原理是：
两个输入为两个相反的输入电平，当IN=1时，OUT_n被拉低，使得M48管子导通，把Vout拉高，同时，M88和M49两个管子都是截止的，这样两个输入端就会达到0V（低电平）和3.3V（高电平）。
输出三态控制：
输出三态控制OEN经过一个非门然后分别与I进行与非和或非，最后驱动输出管子达到三态输出的功能，原理图的最后一部分是ESD保护，采用反偏的二极管和栅接地的MOS管进行ESD保护。
上面是对IO电路各个模块的分析，下面给出其功能仿真：
上图中的4个波形分别是：
I、C、PAD、OEN。
由图中可以看出当OEN有效时（OEN=0），PAD点的波形随I的变化而变化，此时C的信号也与PAD一样；而当OEN无效时（OEN=1），PAD点得波形不再随I的变化而变化，表现出高阻的状态。
从仿真结果与PRB24SDGZdatasheet的真值表对比可知所提取的原理图的功能是正确的。
3POC电路：
POC是用来防止IO输出不定态（当VD33上电而VDD还未上电时，IO可能输出不定态，这时POC为高电平，则可以使IO输出高阻）。
POC的工作原理是：
当VDD未上电时，POC输出高电平信号，控制IO口电路，使其输出保持高阻状态避免不定态的出现。
其仿真结果如下：
红色---3.3V绿色---POC橘红---1.8V
由仿真图可以看出在1.8V电压未供电时POC输出是高电平，当1.8V供电时，POC输出是低电平。
PRB24SDGZIO电路后仿结果：
（图中曲线分别为VoenViVpadVc）
OEN低电平有效时：
TT工艺角：
芯片核心输入I到PAD的延时为Tdelay_max=7.3436ns；Tdelay_min=7.2034ns。
PAD的上升时间：
T_rise_min=4.615nsT_rise_max=4.8167ns
下降时间：
T_fall_min=4.523nsT_fall_max=4.5845ns
SS工艺角：
芯片核心输入I到PAD的延时为Tdelay_max=8.2737ns；Tdelay_min=8.091ns。
PAD的上升时间：
T_rise_min=5.1581nsT_rise_max=5.4275ns
下降时间：
T_fall_min=4.5317nsT_fall_max=4.5603ns
FF工艺角：
芯片核心输入I到PAD的延时为Tdelay_max=6.4762ns；Tdelay_min=6.4488ns。
PAD的上升时间：
T_rise_min=4.2995nsT_rise_max=4.3308ns
下降时间：
T_fall_min=4.5816nsT_fall_max=4.6021ns
SF工艺角：
芯片核心输入I到PAD的延时为Tdelay_max=7.1599ns；Tdelay_min=7.0748ns。
PAD的上升时间：
T_rise_min=4.4384nsT_rise_max=4.7419ns
下降时间：
T_fall_min=4.8384nsT_fall_max=4.8806ns
FS工艺角：
芯片核心输入I到PAD的延时为Tdelay_max=7.5038ns；Tdelay_min=7.3721ns。
PAD的上升时间：
T_rise_min=4.8061nsT_rise_max=5.0495ns
下降时间：
T_fall_min=4.2686nsT_fall_max=4.2886ns
三态输出（OEN为高电平）：
由上图可以看出输出PAD不随输入I变化，表现为三态。
输入状态：
正常3.3v输入：
VpadVcVoenVi
输入PAD到输出C的延时：
Tdelay_max=1.6142ns；Tdelay_min=1.4832ns。
5v输入：
由上图中VpadVc曲线可以看出在输入达到5v时IO电路还是可以工作的。
不同负载下输出延时情况：
（TT工艺角下）
扫描电容值从50pF到150pF延时在7.2034~9.608ns。
3、对模拟乘法器进行分析：
CMOS模拟乘法器的工作原理有三种：
（1）基于MOS管在饱和区工作时的平方法则；
（2）基于三极管在线性区工作时的电流电压法则；（3）采用Gillbert单元实现的模拟乘法器。
主要对师兄论文中得基于MOS管在饱和区工作时的平方法则进行仿真分析：
电流模式的乘法/除法器原理框图：
由式可以看出，Ix、Iy为电路的输入电流，Iz保持为常数时，电路可以实现一个电流模式乘法器，当Iz为输入电流，Ix、Iy任意一个为输入电流，而另外一个保持为常数时，可以得到一个电流模式除法器。
因此，该电路在拓扑结构和元件参数保持不变的情况下，通过对输入、输出信号的选择，可以实现模拟乘法器和除法器。
图1跨导线性环电路
根据上述分析，要实现一个电流模式的乘法/除法器，必须设计一个电流模式的平方根电路和平方/除法电路。
根据图4.10所示的跨导线性环电路，可以得到：
当场效应管工作在饱和区，且忽略所有的2阶效应时，场效应管的漏极电流可以表示为：
则
将代入，即：
设场效应管Ma、Mb、Mc、Md参数完全匹配并且忽略所有的2阶效应，由式，可以得到图4.10中MOS的漏极电流关系：
如果加入到线性环的电流Iw为：
则：
即实现了一个电流模式的平方根电路。
为了使Ic=Id及式成立，给跨导线性环中的MOS管加入直流偏置，整体的平方根实现电路如下图所示：
图2电流模式平方根电路
上图中，M4、M5的沟道宽度为其它MOS管的一半，则Iw=0.5Ib，Id=0.5Ia。
对图中的节点A列基尔霍夫电流方程，可以求出Ic=Id；同样对电路中节点B列基尔霍夫电流方程，可知式成立。
由此可知上图的电路可以实现一个电流模式平方根运算电路。
从式可知，如果Iw为输入电流，Ia、Ib中任意一个为输入电流，另一个为输出电流，则也可以实现一个电流模式的平方/除法电路。
只需要将图2的电路稍加变动，就可以得到电流模式平方/除法电路。
如图3所示，Iw、Ib为输入信号，Ia为输出信号。
其输出电流的表达式为：
图3电流模式平方/除法电路
结合平方根和平方/除法电路就可以实现一个电流模式的乘法/除法的电路。
4有源衰减器：
由于上述的乘法器输入电压的范围都受到限制，故可以采用在输入加入一个有源衰减器来扩大输入的范围，具体的实现电路如下：
有源衰减器的电路图如图4.15所示。
通过两个制作在不同阱里的工作在不同状态下的P管（M1和M2）来调节漏电流，并通过两只管子的宽长比对电压进行幅度的改变。
Vx处的电压可以由以下公式得到：
对王熠师兄的平方根电路进行仿真：
上图3条曲线绿色的是增加了管子尺寸后的仿真图形，白色的是为增加尺寸的，红色是理想的，从这三幅图可以看出，增加了管子的尺寸，减小了沟道调制效应，平方根电路的精度在0.2%范围内。
（师兄原来的尺寸是6/1我设置的尺寸是12/2）
以上是上学期所做的一些总结。
下学期一些工作安排：
平方根电路仿真出来的精度可以达到要求，但是组成乘法/除法电路是精度就不够了，初步分析可能是电流较大导致mos管两端的电压要很大，而电源电压又不是太高，而影响精度，然而具体的原因还要分析，由于寒假家里不能上网没能做仿真分析，开学后要再做进一步的分析和电路的调整。
还有就是要学习王熠师兄的关于APFCLED驱动那部分的论文，了解其工作原理，并进行功能仿真，完成师兄未完成的论文。
这些是目前要完成的工作。
升级会员 