1'b1:
1'b0;
end
end
endmodule
3触发器（置位，复位，上升沿，下降沿）
有圆圈是下降沿negedge升沿posedge
给图写代码
4.分频器
分频系数=原频率/目标频率=19.44MHZ/8KHZ=2430
最大计数为分频系数的一半（高低电平各一半）即1215 =10011100010B，因此二进制计数器的位数为11。
先弄分频系数直接除2430怎么知道多少位参考点2^10=1024；2^11=2048；2^12=4096；2^13=8192
解答
⏹always@（posedgeclk）
⏹begin
⏹if（cnt==1214）
⏹cnt<=0;
⏹elsecnt<=cnt+1;
⏹end
⏹always@（posedgeclk）
⏹begin
⏹if（cnt==1214）
⏹clkout<=~clkout;
⏹elseclkout<=1'b0;
⏹end
0.01s分频器（1s为25000000）
modulem_divider（sys_clk,div_clk）;
inputsys_clk;
outputdiv_clk;
reg[26:
0]counter;
regdiv_clk;
always@（posedgesys_clk）
if（counter==27'd2500000000）
begin
counter<=27'b0;
div_clk<=~div_clk;
end
else
counter<=counter+1'b1;
endmodule
分频器与计数器的配合0-9
方法一
模块一：
分频
modulefenpin25（clk,rst,clk_1hz）;
inputclk;
inputrst;
outputclk_1hz;
regclk_1hz;
reg[24:
0]cnt;
always@（posedgeclkornegedgerst）
begin
if（rst==1'b0）
cnt<=25'd0;
elseif（cnt==25'd25000000）
begin
cnt<=25'd0;
clk_1hz<=~clk_1hz;
end
else
cnt<=cnt+1;
end
endmodule
模块二：
modulecnt74160（clk,rst,en,load,data,dout,cout）;
inputclk,rst,en,load;
input[3:
0]data;
output[3:
0]dout;
outputcout;
reg[3:
0]q1;
regcout;
assigndout=q1;
always@（posedgeclkornegedgerst）
begin
if（!
rst）
q1<=0;
elseif（en）
begin
if（!
load）
q1<=data;
elseif（q1<9）
q1<=q1+1;
else
q1<=4'b0000;
end
end
always@（q1）
begin
if（q1==4'h9）
cout=1'b1;
elsecout=1'b0;
end
endmodule
模块三：
moduleqiduan（cnt,led,scan）;
input[3:
0]cnt;
output[6:
0]led;
output[3:
0]scan;
reg[6:
0]led;
wire[3:
0]scan;
assignscan=4'b0001;
always@（cnt）
begin
case（cnt）
4'b0001:
led=7'b0000110;
4'b0010:
led=7'b1011011;
4'b0011:
led=7'b1001111;
4'b0100:
led=7'b1100110;
4'b0101:
led=7'b1101101;
4'b0110:
led=7'b1111100;
4'b0111:
led=7'b0000111;
4'b1000:
led=7'b1111111;
4'b1001:
led=7'b1101111;
4'b1010:
led=7'b1110111;
default:
led=7'b0111111;
endcase
end
endmodule
顶层模块：
modulecount_160（clk,rst,en,load,data,cout,scan,led）;
inputclk,rst,en,load;
input[3:
0]data;
outputcout;
output[6:
0]led;
output[3:
0]scan;
wire[3:
0]cnt;
wire[6:
0]led;
wire[3:
0]scan;
fenpin25u0（clk,rst,clk_1hz）;
cnt74160u1（clk_1hz,rst,en,load,data,cnt,cout）;
qiduanu2（cnt,led,scan）;
endmodule
方法二：
模块一：
modulesysclk（reset,sys_clk,clk_1hz）;
inputsys_clk;
inputreset;
outputclk_1hz;
reg[24:
0]cnt25m;
regclk_1hz;
always@（posedgesys_clk）
if（reset==1'b1）
cnt25m<=25'd0;
elseif（cnt25m==25'd25000000）
begin
cnt25m<=25'd0;
clk_1hz<=~clk_1hz;
end
else
cnt25m<=cnt25m+1'b1;
endmodule
模块二：
modulecnt_10（reset,clk,cnt）;
inputclk,reset;
output[3:
0]cnt;
reg[3:
0]cnt;
always@（posedgeclkorposedgereset）
begin
if（reset==1'b1）
cnt<=4'b0000;
elseif（cnt==4'd9）
cnt<=4'b0000;
else
cnt<=cnt+1;
end
endmodule
模块三：
moduleymxs（cnt,scan,data_out,）;
input[3:
0]cnt;
output[7:
0]data_out;
output[3:
0]scan;
assignscan=4'b0001;
reg[7:
0]data_out;
wire[3:
0]scan;
always@（cnt）
begin
case（cnt）
4'b0000:
data_out<=8'b00111111;
4'b0001:
data_out<=8'b00000110;
4'b0010:
data_out<=8'b01011011;
4'b0011:
data_out<=8'b01001111;
4'b0100:
data_out<=8'b01100110;
4'b0101:
data_out<=8'b01101101;
4'b0110:
data_out<=8'b01111101;
4'b0111:
data_out<=8'b00000111;
4'b1000:
data_out<=8'b01111111;
4'b1001:
data_out<=8'b01101111;
default:
data_out<=8'b00000000;
endcase
end
endmodule
顶层模块
moduletotal（reset,sys_clk,data_out,scan）;
inputsys_clk;
inputreset;
output[7:
0]data_out;
output[3:
0]scan;
wireclk_1hz;
wire[3:
0]cnt;
sysclkU1（reset,sys_clk,clk_1hz）;
cnt_10U2（reset,clk_1hz,cnt）;
ymxsU3（cnt,scan,data_out）;
endmodule
占空比为1:
15的分频电路设计
moduleclk_15_1（clk,rst,clk_div）;
inputclk,rst;
outputclk_div;
regclk_div;
reg[3:
0]cnt;
always@（posedgeclkorposedgerst）
begin
if（rst==1'b1）cnt<=4'b0000;
elsecnt<=cnt+1;
end
always@（posedgeclkorposedgerst）
begin
if（rst==1'b1）clk_div<=1'b0;
elseif（cnt==4'd15）clk_div<=1'b1;
elseclk_div<=1'b0;
end
endmodule
占空比为10:
6的波形设计和仿真
moduleclk_10_6（clk,rst,clk_div）;
inputclk,rst;
outputclk_div;
regclk_div;
reg[3:
0]cnt;
always@（posedgeclkorposedgerst）
begin
if（rst==1'b1）cnt<=4'b0000;
elsecnt<=cnt+1;
end
always@（posedgeclkorposedgerst）
begin
if（rst==1'b1）clk_div<=1'b0;
elseif（cnt>=4'd10）clk_div<=1'b1;
elseclk_div<=1'b0;
end
endmodule
移位寄存器
1.并入串出
modulemyshift_3（din,clk,rst,load,dout）;
inputclk,rst,load;
input[3:
0]din;
outputdout;
regdout;
reg[3:
0]q;
always@（posedgeclkornegedgerst）
begin
if（rst==1'b0）
dout<=4'b0000;
elseif（load==1'b1）
q<=din;
else
begin
q<=q<<1;
q[0]<=1'b0;
end
dout<=q[3];
end
endmodule
2.串入并出
modulemyshift_2（din,clk,rst,dout）;
inputdin,clk,rst;
output[3:
0]dout;
reg[3:
0]dout;
always@（posedgeclkornegedgerst）
begin
if（rst==1'b0）
dout<=4'b0000;
else
dout={dout[2:
0],din};
end
endmodule
3.串入串出
moduleshift_1（din,clk,dout）;
inputdin,clk;
outputdout;
regdout;
regtmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7;
always@（posedgeclk）
begin
tmp1<=din;
tmp2<=tmp1;
tmp3<=tmp2;
tmp4<=tmp3;
tmp5<=tmp4;
tmp6<=tmp5;
tmp7<=tmp6;
dout<=tmp7;
end
endmodule
循环移位寄存器设计
⏹moduleshift_4（clk,rst,din,dout）;
⏹inputclk,rst;
⏹input[3:
0]din;
⏹output[3:
0]dout;
⏹reg[3:
0]dout;
⏹always@（posedgeclkorposedgerst）
⏹begin
⏹if（rst==1'b1）
⏹dout<=din;
⏹elsebegin
⏹dout[3:
1]<=dout[2:
0];
⏹dout[0]<=dout[3];
⏹end
⏹end
⏹endmodule
流水灯循环移位点亮
模块一
moduleshift_8（clk_2,rst,din,dout）;
inputclk_2,rst;
input[3:
0]din;
output[7:
0]dout;
reg[7:
0]dout;
always@（posedgeclk_2orposedgerst）
begin
if（rst==1'b1）
dout<=din;
else
begin
dout[7:
1]<=dout[6:
0];
dout[0]<=dout[7];
end
end
endmodule
模块二：
modulefenpin（rst,clk,clk_1hz）;
inputrst,clk;
outputclk_1hz;
regclk_1hz;
reg[24:
0]counter;
always@（posedgeclkorposedgerst）
begin
if（rst==1）
counter<=0;
elseif（counter==25'd25000000）
begin
counter<=0;
clk_1hz<=~clk_1hz;
end
else
counter<=counter+1'b1;
end
endmodule
顶层模块：
modulezong（rst,clk,din,dout）;
inputrst,clk;
input[3:
0]din;
output[7:
0]dout;
wireclk_1hz;
fenpinU1（rst,clk,clk_1hz）;
shift_8U2（clk_1hz,rst,din,dout）;
endmodule
数码管段轮流点亮
模块一：
modulefenpin（rst,clk,clk_1hz）;
inputrst,clk;
outputclk_1hz;
regclk_1hz;
reg[24:
0]counter;
always@（posedgeclkorposedgerst）
begin
if（rst==1）
counter<=0;
elseif（counter==25'd25000000）
begin
counter<=0;
clk_1hz<=~clk_1hz;
end
else
counter<=counter+1'b1;
end
endmodule
模块二：
moduleshift_8（clk_2,rst,din,scan,dout）;
inputclk_2,rst;
input[3:
0]din;
output[3:
0]scan;
output[7:
0]dout;
reg[7:
0]dout;
assignscan=4'b0001;
always@（posedgeclk_2orposedgerst）
begin
if（rst==1'b1）
dout<=din;
else
begin
dout[7:
1]<=dout[6:
0];
dout[0]<=dout[7];
end
end
endmodule
顶层模块：
modulezong（rst,clk,din,scan,dout）;
inputrst,clk;
input[3:
0]din;
output[7:
0]dout;
output[3:
0]scan;
wireclk_1hz;
fenpinU1（rst,clk,clk_1hz）;
shift_8U2（clk_1hz,rst,din,scan,dout）;
endmodule
时钟
moduledigc_0379（sys_clk,reset,pause,scan,data_out）;
inputsys_clk,reset,pause;
output[3:
0]scan;
output[7:
0]data_out;
reg[2
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