基于verilog的数字秒表的设计实现.docx

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基于verilog的数字秒表的设计实现

《HDL语言应用与设计》

实验报告

基于VerilogHDL数字秒表的设计

班级：

信科13-01班

姓名：

张谊坤

学号：

教师：

王冠军

基于VerilogHDL数字秒表的设计

一、秒表功能

1.计时范围：

00:

00:

00—59:

59:

99

2.显示工作方式：

八位数码管显示

3．具有暂停和清零的功能

二、实验原理

1．实验设计原理

（1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。

在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。

（2）秒表有共有8个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应；另外两个为间隔符，显示‘-’。

8个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。

（3）可定义一个24位二进制的寄存器hour用于存放8个计数器的输出，寄存器从高位到低位每连续4位为一组，分别存放百分之一秒、十分之一秒、间隔符、秒、十秒、间隔符、分、十分。

由频率信号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时钟端clk，百分之一秒模块为100进制的计数器，当计数到“1001”时，百分之一秒模块清零，同时十分之一秒模块加1；十分之一秒模块也为100进制的计数器，当计数到“1001”时，十分之一秒模块清零，同时秒模块加1；以此类推。

直到分模块计数到59进59。

秒表计数单位与对应输出信号

hour[3:

0]

百分之一秒

hour[7:

4]

十分之一秒

hour[11:

8]

秒

Hour[15:

12]

十秒

Hour[19:

16]

分

hour[23:

20]

十分

（4）为了消除按键消抖问题，定义寄存器key-inner来存储按键key的输入信号，key-flag作为启动/暂停的转换标志，key-inner[0]出现一个下降沿时，key-flag取反一次，当key-flag为0时计数器启动，1时计数器暂停，当key-flag为1同时key-inner[1]为9时，计数器清零。