SDSDIHDSDI3GSDI三速光纤传输系统的设计.docx

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SDSDIHDSDI3GSDI三速光纤传输系统的设计

SD-SDI、HD-SDI、3G-SDI三速光纤传输系统的设计

学生：

×××指导教师：

×××

内容摘要：

论文为三速SDI光纤传输系统的设计提供了一个低成本、低功耗、低辐射和高性能的解决方案。

论文首先对SDI基础知识进行了详细介绍，从SDI通路结构、SDI器件性能分析和SDI编解码等三个方面对SDI的基本原理进行了阐述，并着重对3种SDI速率进行了比较。

接着，论文从基础结构和基本特点等两个方面，介绍了FPGA基础知识。

基于上述基础，论文在对3种SDI相似性和差异性进行分析的基础上，提出了SDI设计的关键速率前提，提高了所提设计方案的针对性。

然后，论文从接收器和发送器等两个方面，对系统架构设计方案进行了详细阐述。

最后，又从均衡器/驱动器、编解码器、参考时钟源等三个方面，阐述了系统设计的硬件实现过程。

论文所提设计方案理论基础扎实，能够灵活应用于接口资源紧张而又需要支持多种速率SDI信号的应用场合，具有十分重要的现实意义。

关键词：

SDI三速光纤SD-SDIHD-SDI3G-SDI

SDI基础知识简介

SDI概述

SDI是SerialDigitalInterface的缩写，也就是串行数字接口，串行数字接口（SDI）标准由移动图像和电视工程师协会（SMPTE）制定，在当今的广播和视频产品领域得到了广泛的应用。

SDI标准规定了怎样通过视频同轴电缆在产品设备之间传送未经压缩的串行数字视频数据。

串行接口是把数据字的各个比特以及相应的数据通过单一通道顺序传送的接口。

由于串行数字信号的数据率很高，在传送前必须经过处理。

用扰码的不归零倒置（NRZI）来代替早期的分组编码，其标准为SMPTE-259M和EBU-Tech-3267，标准包括了含数字音频在内的数字复合和数字分量信号。

在传送前，对原始数据流进行扰频，并变换为NRZI码确保在接收端可靠地恢复原始数据。

这样在概念上可以将数字串行接口理解为一种基带信号调制。

SDI接口能通过270Mb/s的串行数字分量信号，对于16:

9格式图像，应能传送360Mb/s的信号[1-3]。

人们常在SDI信号中嵌入数字音频信号，也就是将数字音频信号插入到视频信号的行、场同步脉冲（行、场消隐）期间与数字分量视频信号同时传输[4]。

SDI的基本原理

1.1.1SDI通路结构

SDI的通路结构[5-6]如下图1.2.1-1所示：

图1.2.1-1SDI通路结构

（1）电缆均衡（补偿）：

SDI接收器用适应性电缆长度均衡来补偿信号在同轴电缆上的损失。

在信号被编码器接收之前，用一个外部电缆均衡器来均衡比特流。

（2）时钟和数据恢复（CDR）：

在均衡之后，SDI接收器必须将数据从比特流中恢复出来。

通常对比特流采用过采样来完成异步数据恢复，然后进行数据转换。

数据恢复单元从比特周期中间采样出每一比特数据，并尽可能的远离比特数据转换。

通常，锁相环（PPL）也用来配合数据恢复单元来恢复时钟。

然而，在某些情况下，可以假定接收器和发送器在同频下工作。

在这种情况下，接收器就不必恢复时钟，也就是说只应用数据恢复技术。

（3）抖动减少：

从外部视频源或者SDI接收器获得的传向SDI传输器的并行数字视频包含大量的抖动，而SDI传送器要求其传送的SDI比特流几乎不包含抖动，这就要求传送器在传送之前要减少视频流的抖动数量。

（4）时钟复用：

SDI传送器的串行器需要一个比特率时钟。

这通常需要传输器将它的输入字率视频时钟乘以十来获得比特率时钟。

复用过程一定不能加入过多的抖动。

1.1.2SDI器件性能分析

1、SDI传送器

SDI传送器的性量主要有两方面来衡量：

（1）输出驱动的电器性能；

（2）传输器的输出抖动。

2、SDI接收器

SDI接收器的性能主要有三方面来衡量：

（1）波形衰减的容限和由同轴电缆长距离传送引起的失真；

（2）输入比特流带来的抖动容限；

（3）SDI病态波形的容限。

SDI适应性电缆长度均衡补偿器用来处理由同轴电缆引起的信号衰减和相位失真。

输入抖动容限是表示时钟和数据恢复（CDR）单元在大量抖动失真情况下正确接收到SDI比特流的能力。

SMPTE259M指标对SDI接收器的抖动容限并没做任何要求，然而，这个标准允许SDI传送器可以高达0.2UI的峰峰值抖动，其他抖动可由不同的源造成，如由PCB板、连接器和电缆的阻抗不匹配引起的反射造成等。

SDI接收器应该拥有0.2UI以上的抖动容限，好的SDI接收器通常能达到0.5UI的输入抖动容限。

1.1.3SDI编解码

1、SDI并串转换

SDI并串转SDI的并串转换过程如图1.2.3-1所示。

图1.2.3-1SDI通路结构

10bit并行输入信号在27MHz的时钟控制下并行写入移位寄存器，然后在10倍频的270MHz时钟控制下串行读出，完成并串转换，如果原来是8bit，就在最低位加两个0。

传输时数据低位LSB先传送，数据高位MSB后传送，传送的码型为NRZ（不归零）码。

由于接收端解码时需要恢复时钟信号，而串行接口不能像并行接口那样使用单独的时钟线传输时钟信号，时钟的恢复只能利用信号本身的跳变来产生，因此还需进行扰码和NRZ-NRZI（翻转不归零码）编码变换。

扰码的目的是减小长串的连“0”和连“1”，使数据流中只有很短的连“0”和连“1”，从而使电平跳变多、时钟信息丰富；而进行NRZ-NRZI编码变换，是因为NRZI码不同于NRZ码，它不是用电平的高低来表示“0”和“1”，而是用有无电平的变化来表示“0”和“1”，利用这种特性，可在接收端采用对极性的变换响应而不是对数据流的极性响应以达到容易解码和提取时钟信息的目的。

2、SDI编解码过程

在将数字视频串行通过物理层之前，SDI传输器一定要根据SDI标准将视频编码，编码过程要保证串行比特流有足够的转换级别来允许接收器恢复数据和时钟，在接收器捕获到串行数据之后，解码器要逆转编码过程获得原始视频数据。

图1.2.3-2是SDI的编码过程。

SDI标准用两个生成多项式，通常用线形反馈移位寄存器（LFSR）表示来分别实现编码阶段。

SDI解码器的解码过程与编码器相反，先使用G2多项式，然后跟随G1多项式，如图1.2.3-3所示。

图1.2.3-2SDI编码过程

图1.2.3-3SDI解码过程

3种SDI速率比较

据前所述，SDI即serialdigitalinterface，就是数字非压缩技术，主要来自广电领域。

视频经过模数转换后，有2条路可以走，压缩或者非压缩。

IP监控需要压缩，其好处是大量节约带宽，使视频在IP网络上传输成为可能，同时约束视频资料的存储容量，代价是视频质量的下降、操控存在延时性以及开放性架构无法避免的隐患。

非压缩就是所谓的数字非压缩技术，其标准有很多种，比如常见的HDMI，DVI和SDI。

此技术中视频模数转换后不再压缩，只是按特殊方式编码（此编码不同于压缩编码，不存在有损压缩的过程）。

非压缩的好处是视频质量最大限度的保真，且几乎没有延时（40ms），代价则是视频信号数据量极大。

SDI目前根据视频分辨率和帧率可分为3个标准:

SD-SDI即标清SDI主要对针对标清分辨率，每秒25帧或30帧。

模数转化后的视频带宽大致为250Mbps左右;3G-SDI，高清高帧率SDI,分辨率仍为1080P，但是帧率增大到50或者60，模数转换后的数据量大致为2.9Gbps.

SDI目前根据视频分辨率和帧率可分为3个标准：

（1）SD-SDI即标清SDI。

主要对针对标清分辨率，每秒25帧或30帧（分辨是PAL制和NTSC制）。

模数转化后的视频带宽大致为250Mbps左右（如果是16:

9，则为360Mbps左右）；

（2）HD-SDI即高清SDI，这个标准主要针对分辨率为1080P，帧率为25或者30，模数转换后的数据量为1.485Gbps：

（3）3G-SDI，高清高帧率SDI,分辨率仍为1080P，但是帧率增大到50或者60，模数转换后的数据量大致为2.9Gbps。

由以上三个标准可知视频模数转换后不经过压缩的原始数据量是很大的，如此大的数据量IP网络根本无法承载，若直接存储其容量亦将十分惊人。

从3中SDI速率的应用情况来讲，由于标清视频几乎全都采用模拟方式，所以在安防监控领域SD-SDI意义不大，而3G-SDI数据量太大，如此高的帧率在监控领域也无必要，故3G标准的SDI也不大可能广泛用，真正可能在监控领域中广泛运用的是HD-SDI标准，这种标准在提供分辨率为1080P帧率达到25或者30的高清视频的同时，最大限度的保留的视频的所有细节，同时操控的延时性几乎等同于模拟系统。

HD-SDI的这一特点在目前来说是独树一帜的。

FPGA基础知识简介

FPGA是FiledProgrammableGateArray的缩写，即现场可编程逻辑阵列。

FPGA是在CPLD的基础上发展起来的新型高性能可编程逻辑器件，它一般采用SRAM工艺，也有一些专用器件采用flash工艺或反熔丝（Anti．Fuse）工艺等。

FPGA的集成度很高，其器件密度从数万系统门到数千力．系统门不等，可以完成极其复杂的时序与组合逻辑电路功能，适用于高速、高密度的高端数字逻辑设计领域。

新型的FPGA内嵌CPU或DSP内核，支持软硬件协同设计，可以作为片上可编程系统（SOPC）的硬件平台。

FPGA既继承了ASIC的大规模、高集成度、高可靠性的优点，又克服了普通ASIC设计周期长、投资大、灵活性差的缺点，逐步成为复杂数字硬件电路设计的理想首选[7]。

FPGA的基本结构

FPGA基本由6部分组成，分别为可编程输入／输出单元（I／0单元）、基本可编程逻辑单元、嵌入式块RAM、布线资源、底层嵌入功能单元和内嵌专用硬核等[8]。

（1）可编程输入／输出单元（I／O单元）

I／O单元是芯片与外部的接口，完成不同电气特性下对输入／输出信号的驱动与匹配需求。

为了使FPGA具有更高的灵活性，目前大多数FPGA的I／O单元都设计成可编程模式，即通过软件的灵活配置，可适应不同的电气标准与I／O物理特性，既可以调整匹配阻抗特性，上下拉电阻，又可以调整输出驱动电流的大小等。

（2）基本可编程逻辑单元（CLB）

FPGA的基本可编程逻辑单元是由查找表（LUT）和寄存器（Register）组成的，查找表完成纯组合逻辑功能。

FPGA内部寄存器可配置为带同步／异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。

FPGA一般依赖寄存器完成同步时序逻辑设计。

（3）嵌入式块RAM

实现数据的存储功能。

目前大多数FPGA都有内嵌的块RAM。

嵌入式块RAM可以配置为单端口RAM、双端口RAM、伪双端口RAM、CAM、FIFO等存储结构。

除了块RAM，Altera、Xilinx和Lattice的FPGA还可以灵活地将LUT配置成RAM、ROM、FIFO等存储结构。

（4）丰富的布线资源

布线资源连通FPGA内部所有单元，实现信号的传递。

连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。

布线资源可分为：

全局性的专用布线资源、长线资源、短线资和其他布线资源。

（5）底层嵌入功能单元

指的是那些通用程度较高的嵌入式功能模块，比如PLL（PhaseLockedLoop）、DLL（DelayLockedLoop）、DSP、CPU等。

（6）内嵌专用内核

内嵌专用内核主要是指那些通用性相对较弱，不是所有FPGA器件都包含的硬核。

例如Altera的stratix／StratixIIGX器件族内部集成了3．1875／6．375GbpsSERDES（串并收发单元）；Xilinx对应的是VirtexIIPro（X）和Virtex4FX系列，等等。

目前Lattice和xilinx都已推出内嵌10GbpsSERDES模块的系统级可编程逻辑器件。

FPGA的基本特点

FPGA的主要有以下特点[9]：

。

（1）用户可对FPGA内部的逻辑模块重新配置，以实现用户的逻辑。

它还具有静态可重复编程和动态在系统重构的特性，使得硬件的功能可哕、像软件一样通过编程来修改。

作为专用集成电路（ASIC）领域中的一种半定制电路，FPGA既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

（2）在PCB完成以后，可以利用FPGA的在线修改能力，随时修改设计而不必改动硬件电路，使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。

（3）用户可以根据不同的配置模式，采用不同的编程方式。

加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。

掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。

FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。

当需要修改FPGA功能时，只需换一片EPROM即可。

这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。

（4）FPGA内部有丰富的寄存器和I/O接口，可以最大的满足用户I/O口的需要。

（5）FPGA是ASIC电路中设计周期最短、开发费用最低、设计风险最小器件之一。

（6）FPGA采用高速CMOS工艺，功耗低，可以与COMS、TTL电平等多种电平标准兼容。

基于FPGA的三速SDI传输系统设计方案

3种SDI的相似性与差异性

SD-SDI，HD-SDI和3G-SDI都能使用额定阻抗为75Ω的同轴电缆和BNC接口,规定的源信号都为一个电平中值0V，摆幅800mV的单端信号。

并且，它们都采用相同的编码算法，即对非压缩的数字视频信号采用非归零反相（NRZI）格式编码——用线性移位寄存器对数据进行加扰，以减小在接口中出现长连零或者长连一的概率，同时将对电平极性敏感的信号转换成对电平极性变换敏感的信号[10]。

当然，它们之间也存在着一些差异，在三速SDI的设计过程中要区别对待。

其中，它们最大的不同就在于传输速率的差异，由此也导致了3G-SDI信号的时钟沿最陡，SD-SDI的时钟沿最缓，同样距离的电缆传输，3G-SDI信号的衰减最大。

它们另一个重要的不同点在于HD视频的并行数据格式宽度为20bit，分为亮度和色度两个平行的10bit数据流，而SD视频的并行数据格式宽度为10bit,亮度信号和色度信号相间。

因此，以并行数据格式传输时，HD-SDI和3G-SDI每个视频时钟处理20bit数据，而SD-SDI每个视频时钟处理10bit数据。

此外，HD-SDI和3G-SDI的错误校验相比SD-SDI有很大不同。

SD-SDI的错误校验使用错误检测和处理（ErrorDetectionandHanding,EDH）数据包，其存在于SDI信号的场消隐区，在生成或校验之前需要先确定视频信号的格式。

相比兀长的EDH数据包，HD-SDI和3G-SDI校验采用的循环兀余校验（CyclicRedundancyCheck,CRC）码则简洁得多，它以两个字节的形式分别插在色度和亮度数据流的有效数据行结束标志之后。

三速SDI的提出源于SD-SDI,HD-SDI,3G-SDI在电气规范和物理层上的相似性。

设计者在制定解决方案时，只要能够准确区分并处理好三者的差异，就能够在基本SDI架构上设计出可靠的三速SDI接口。

SDI设计的关键速率前提

三速SDI为兼容SD-SDI，HD-SDI和3G-SDI的多速率未压缩串行数字视频接口它可以支持270Mb/s-2.97Gb/s的传输速率。

然而，实际设计中，三速SDI的速率还是有前提约束的。

SMPTE259M标准支持4种速率的SD-SDI信号:

143Mbit/s的NTSC制复合编码信号,177.3Mbit/s的PAL制复合编码信号，270Mbit/s的NTSC制和PAL制分量编码信号，360Mbit/s16:

9长宽比的NTSC制和PAL制分量编码信号。

到目前为止，SD-SDI最常用到的速率为270Mbit/s，对于一个视频设备的SDI接口，只支持270Mbit/s的速率是很常见的。

因此本设计方案支持的SD-SDI信号速率仅为270Mbit/s

在SMPTE292M中,HD-SDI的传输速率为1.485Gbit/s或1.485/1.001Gbit/s。

支持60Hz刷新率的1.485Gbit/s速率在国内使用广泛，而支持59.94Hz刷新率的1.485/1.001Gbit/s速率主要用于北美，因此本设计方案仅考虑1.485Gbit/s的HD-SDI信号。

同理，对于SMPTE424M定义的3G-SDI，只考虑2.97Gbit/s速率，而不考虑2.97/1.001Gbit/s速率。

综上所述，本设计方案只支持3个主流的SDI传输速率:

270Mbit/s（SD-SDI），1.485Gbit/s（HD-SDI）和2.97Gbit/s（3G-SDI）。

系统架构设计

本设计方案的系统架构可以分为两部分，分别实现3个关键速率SDI信号的接收和发送，具备接收端速率自动检测和发送端速率动态选择的能力。

1.1.4接收器

接收器能够自动识别符合要求的未知速率的输入信号，根据所检测到的速率快慢，在SD-SDI、HD-SDI、3G-SDI之间进行工作模式的自动切换。

主要包括均衡器、时钟数据恢复、串并转换、解码、字对齐、EDH/CRC校验、视频定时标志提取、速率监测和时钟控制等功能模块如图3.3.1-1所示。

图3.3.1-1三速SDI接收器的功能原理图

均衡器用于补偿信号在同轴电缆传输过程的衰减和相移。

无论是SD视频信号还是HD视频信号，即使使用高质量的同轴电缆，在长距离传输后，都将出现明显的衰减和相移，并且信号的频率越高衰减越快，相移也越大。

好的均衡器设计方案能对输入信号的衰减和相移做出自适应补偿。

经过电缆均衡后，需要用一个基于PLL的时钟和数据恢复模块（ClockandDataRecovery,CDR）从SDI串行数据流中提取时钟并用恢复的时钟同步接收到的串行数据流。

采用PLL技术能使信号眼图开口变大，便于信号时钟的提取，而对于不同速率的数据流，需选择不同的参考时钟。

串并转换模块将串行输入的数据在CDR模块恢复的时钟的控制下移入移位寄存器，然后在字节时钟的控制下并行读出，完成串并转换。

由于SDI信号时钟的恢复只能依靠信号自身的跳变来产生，因此用于传输的SDI信号需要进行扰码和NRZ-NRZI编码变换。

扰码的目的是使电平跳变增多、时钟信息更丰富；NRZ-NRZI编码变换的目的是使时钟信息的提取更加容易。

解码模块的功能首先就是把只对信号电平极性变换敏感的NRZI扰码信号转换为对信号电平极性敏感的NRZ扰码信号，然后再把NRZ扰码信号解扰恢复出原来的信号。

经过解码的SDI并行数据流需要进行字对齐。

因为CDR模块和解码模块不必关心哪是连续输入的串行视频数据的字节边界，处理后的数据是不规整的，所以需要通过字对齐模块识别出字节边界，将数据重新对齐。

字对齐之后的SD-SDI信号为一个10bit并行数据流，而字对齐之后的HD-SDI和3G-SDI信号均为平行的10bit并行数据流。

视频定时标志提取模块从标准格式的SDI并行数据中获取定时标志并生成行、场同步信号。

EDH/CRC模块对接收到的SDI信号进行错误校验。

三速SDI需要2个不同的错误校验模块，EDH模块校验SD-SDI信号，CRC模块校验HD-SDI和3G-SDI信号。

时钟控制模块除了要实现时钟分频，为各功能模块分配工作时钟，还要和速率监测模块配合实现CDR参考时钟的动态选择。

多速率SDI的接收要求为接收到的不同速率信号提供不同频率的参考时钟，因此本设计方案为CDR模块提供了3个频率的参考时钟，由速率检测模块根据字对齐模块和EDH/CRC校验模块反馈的信息动态地选择一个相符的参考时钟。

1.1.5发送器

本设计方案所设计的发送器需要实现已经完成了ITU-RBT.601建议或ITU-RBT.709建议编码的3个速率的SDI信号的发送，其主要包括行计数（LineNum-ber,LN）和CRC插入、编码、串并转换、速率选择和驱动器等功能模块（如图3.3.2-1所示）。

图3.3.2-1三速SDI发送器的功能原理图

HD-SDI或3G-SDI的20bit并行数据流进入编码模块前，需要先在它们的亮度和色度数据流中分别插入LN和CRC。

2byte的LN被插入到每个有效数据行的有效数据结束标志之后，表征着当前行的行计数。

同样是2byte的CRC紧跟在LN之后，为每个有效数据行数据的校验码。

编码模块用来完成扰码和NRZ-NRZI编码变换。

它先将信号编码为NRZ扰码信号，再把NRZ扰码信号转换成对电平极性不敏感、只对电平极性变换敏感的NRZI信号。

串并转换模块将经过编码的SDI并行数据流在字节时钟的控制下并行写入移位寄存器，然后在位时钟的控制下串行读出，完成并串转换。

速率选择模块对TXPLL送出的时钟动态选择合适的分频模式，为当前处理的SDI数据提供相符的字节速率时钟和位速率时钟。

字节速率时钟同步SDI并行数据流;位速率时钟控制SDI数据的串行化输出。

为了降低SDI信号串行发送时的抖动TXPLL选择一个低抖动的参考时钟是必须的。

驱动器的作用是驱动SDI输出信号，使其遵守SMPTE标准中规定的在同轴电缆中传输需满足的电气规范。

尽管对于可传送的SD-SDI,HD-SDI,3G-SDI信号的电气要求基本相同，但是它们上升时间和下降时间的不同对驱动器性能提出了不同的要求。

因此，在本设计方案中使用了一个多速率的SDI驱动器，它能自适应地驱动多种不同传输速率下电压转换速率不同的SDI信号。

系统设计实现

本文采用了基于FPGA的硬件设计方案，辅以极少的外设，具有灵活、高性能、低成本等特点，其中主要由自适应均衡/驱动器LMH0387[11]、内嵌SERDES模块的LatticeECP3-35[12]和视频时钟发生器LMH1893[13]等电路构成，如图3.4-1所示。

图3.4-1三速SDI硬件连接图

1.1.6均衡器/驱动器

均衡器和驱动器作为SDI的基本电气接口连接着同轴电缆的BNC端口。

它们在以往的解决方案中总是分开用作固定的输入或者输出，而单芯片的LMH0387却能灵活地实现两者的功能。

LMH0387支持SD-SDI,HD-SDI,3G-SDI的自适应电缆均衡和电缆驱动。

它能够在输入模式下配置成均衡器，接收同轴电缆传来的数据，或在输出模式下配置成驱动器，向同轴电缆发送数据。

它相同的I/0引脚，既能用于SDI信号的输入，又能用于SDI信号的输出，使得系统只需要单一的BNC端口就能灵活地实现收发功能。

LMH0387可以工作在125Mbit/s~2.97Gbit/s的一个很宽的速率范围，并且支持SMPTE259M,SMPTE292M,SMPTE344M和SMPTE424M。

它内置复杂的回波损耗网络，符合SMPTE中有关回波损耗方面的技术标准。

在设计中LMH0387用作均衡器时能根据电缆长度和信号类型自适应地优化输入信号的摆幅，用作驱动器时可以选择输出符合传输速率、电压摆幅、电压转换速率等要求的SDI信号。

1.1.7编解码器

SDI的物理层实现标准SDI信号串行到并行的解串解码以及并行到串行的编码成串。

内嵌高速SERDES的LatticeECP3系列FPGA能完整地针对三速SDI物理层提供一个低成本、低功耗和灵活的开发平台。

LatticeECP3的SERDES