基于FPGA的函数发生器设计毕业设计.docx
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基于FPGA的函数发生器设计毕业设计
基于FPGA的函数发生器设计毕业设计
第一章绪论
1.1课题研究现状与意义
函数发生器也成为信号发生器，作为电子系统的重要组成部分，广泛应用于电子电路、工业控制、教学科研等领域，它为电子测量和计量工作提供符合技术要求的电信号，在电子设计领域中起着极其重要的作用[1]。
和示波器、电压表、频率计等仪器一样是最普通、最基本也是应用最广泛的电子仪器之一，几乎所有电参量的测量都要用到波形发生器。
函数发生器在工业生产、产品开发、科学研究等实验测试中起着十分重要的作用，除供通信、仪表和自动控制系统测试用外，还广泛用于生物医学等各个领域的测试[4]。
随着电子技术的不断发展，现代的电子测量、通信系统越来越需要有高稳定度、高纯度的信号源。
但是传统的信号发生器大多采用专用芯片或单片机或模拟电路，存在成本高或控制方式不灵活或波形种类少等问题，其性能己经难以满足现在的要求[2]。
现在不仅要求能产生标准的波形，而且要求函数发生器的输出波形质量好，频率稳定。
一般传统的信号发生器都采用谐振法，即用具有频率选择性的回路来产生正弦振荡，获得所需频率。
这种信号发生器虽然具有输出信号频率范围宽，结构简单等优点，但输出波形单一，且频率稳定度和准确度较差不能达到我们的要求。
因此传统的信号发生器正逐步退出历史舞台。
由此可见，为适应现代电子技术的不断发展和市场需求，研究制作高性能的智能函数发生器意义重大。
智能函数发生器即通常所说的信号发生器是一种常用的信号源，是指自动产生递增谐波、递减谐波、方波、三角波、正弦波等函数信号波形的电路和仪器。
在70年代前，信号发生器主要有两类：
正弦波和脉冲波，而函数发生器介于两类之间，能够提供正弦波、余弦波、方波、三角波等几种常用标准波形，产生其它波形时，需要采用较复杂的电路和机电结合的方法。
这个时期的波形发生器多采用模拟电子技术，而且模拟器件构成的电路存在着尺寸大、价格贵、功耗大等缺点，并且要产生较为复杂的信号波形，则电路结构非常复杂。
主要表现为两个突出问题，一是通过电位器的调节来实现输出频率的调节，因此很难将频率调到某一固定值；二是脉冲的占空比不可调节[16]。
随着数字集成电路和微电子技术的发展，现代的函数发生器尽可能多的采用直接数字频率合成（DDS）的方法产生所需要的波形。
直接数字频率合成是由J.Tierney和C.M.Rader于1971年提出的技术，其主要优点是它的输出频率、相位和幅度能够在数字处理器的控制下精确而快速地变换，并且相位变化连续，易于集成和调整[16]。
基于DDS的函数发生器现在不仅可以执行函数发生器的功能，还可以执行任意函数发生器的功能，这将给传统测试方案带来一次革命[14]。
由于FPGA实现DDS技术在一些方面存在着DDS芯片不能取代的优势，并且可以实现多个DDS芯片的功能，除了能满足用户对特殊功能的要求外，还可以在器件选择上有更大的选择余地。
在90年代末，出现几种真正高性能、高价格的函数发生器、但是HP公司推出了型号为HP77OS的信号模拟装置系统，它由HP8770A任意波形数字化和HP1776A波形发生软件组成。
HP877OA实际上也只能产生8种波形，而且价格昂贵。
不久以后，Analogic公司推出了型号为Data-2020的多波形合成器，Leeroy公司生产的型号为9100的任意波形发生器等[2]。
到了二十一世纪，随着集成电路技术的高速发展，出现了多种工芯片，同时也推动了函数波形发生器的发展，2003年，Agilent的产品33220A能够产生17种波形，最高频率可达到20MHZ，并且能够通过USB、LAN和GPIB进行配置，波形形成的操作性很好。
2005年的产品N6O3OA能够产生高达50OMHz的频率。
目前我国研制的函数信号发生器取得了一定的成果，但总的来说，我国高精度的标准信号源产品较少并且产品落后，可靠性较差，并且研究起步较晚，与国外发达国家比较水平差距比较大，我国函数信号发生器还没有形成真正的产业，所以现在研究基于直接数字频率合成技术与FPGA相结合的函数发生器并且研制出相关的产品将对我国国防、科研、教育起到深远的意义。
本课题利用Altera的QuartusII软件进行编程、调试、仿真，QuartusII可以提供一个非常容易适应特定设计所需要的完整的多平台设计环境。
本设计验证了函数发生器的完全可以实现性，具有一定的实用性。
1.2课题主要内容及目标
本论文的主要内容是设计一个基于EDA的可编程函数信号发生器，在广泛收集相关资料的基础上，采用硬件描述语言（VHDL）进行开发，配置了相应的电路，并进行了仿真及验证。
本次设计采用自上而下的切割重组设计方法。
因此，设计的第一个步骤就是划分确定系统整体的结构，然后将每一个模块一一实现，最后再把每一个小模块组合起来，实现整个FPGA预定的功能。
同时研究智能函数发生器的原理，编写相应的VHDL源代码，利用Altera公司的QuartusII软件平台进行程序编译、综合及波形仿真实现了智能函数发生器的设计。
本课题的目标是设计一个智能函数发生器，能够以稳定的频率产生递增谐波、递减谐波、三角波、梯形波、正弦波和方波。
并设置一个波形选择开关，通过此开关可以选择以上各种不同种类的输出函数波形。
同时，本系统需要具有复位功能。
第二章系统相关技术介绍
2.1EDA技术
电子设计自动化EDA（ElectronicDesignAutomation）是在20世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。
EDA技术就是以计算机为工具，以EDA软件为工具，对用硬件描述语言VHDL的系统逻辑设计文件，自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真的电子产品自动化设计过程。
EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
EDA技术的发展可分为3个阶段[11]。
20世纪70年代，属于计算机辅助设计CAD（ComputerAidedDesign）阶段。
随着集成电路的出现和应用，人们开始利用计算机代替产品设计过程中的高度重复性的复杂劳动。
如利用二维图形编辑与分析工具，辅助进行集成电路版图编辑，PCB布局布线等工作。
最具代表性的是美国ACCEL公司的Tango布线软件[11]。
20世纪80年代，随着集成电路进入COMS时代，EDA技术进入计算机辅助工程设计CAE（ComputerAssistEngineeringDesign）阶段。
PAL、GAL和FPGA等一系列复杂可编程逻辑器件都为电子系统的设计提供新的平台。
20世纪90年代，EDA技术开始从以单个电子产品开发为对象转向针对系统级电子产品的设计。
EDA工具以系统级设计为核心，包括了系统行为级描述与结构综合、系统仿真与测试验证、系统划分与指标分配及系统决策与文件生成等一系列完整的功能。
进入21世纪以来，EDA技术得到了更大的发展。
EDA技术的主要内容包括作为载体的大规模可编程逻辑器件，作为主要表达手段的硬件描述语言，作为智能化设计工具的软件开发环境以及作为下载和硬件验证工具的实验室开发系统等。
2.2FPGA技术
2.2.1FPGA的发展
现场可编程门阵列FPGA（FieldProgrammableGateArrayFPGA）是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是超大规模集成电路（VLSI）技术和计算机辅助设计（CAD）技术发展的结果，是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的。
传统门阵列可以用来设计电路，但是只能一次性编程。
FPGA可以将设计时间由几个月缩短至几小时，并且使设计更加简单，从而减少了错误修改和设计指标变更的花费。
所以，FPGA既解决了定制电路的不足，又克服了原有可编程器件门路数有限的缺点，是当代电子设计领域中最具活力和发展前途的一项技术，它所具有的硬件描述语言的可修改性，高集成性，高速低功耗，开发周期短，硬件与软件并行性，决定了它的崛起是必然的趋势。
可编程逻辑器件PLD（ProgrammableLogicDevice）是20世纪70年代发展起来的一种新器件，早期的PLD只有可编程只读存储器（PROM），紫外线可擦除只读存储器（EPROM）和电可擦除只读存储器（EEPROM）3种。
随后，出现了一类结构稍微复杂的可编程芯片，即可编程逻辑阵列PLA（ProgrammableLogicArray），PLA在结构上由一个可编程的与阵列和可编程的或阵列构成，阵列规模小，编程过程复杂繁琐。
之后出现了可编程阵列逻辑PLA（ProgrammableDeviceLogic）。
早期的PDL器件可以实现速度特性较好的逻辑功能，但由于其结构过于简单，因此，只能用于实现较小规模的电路设计[5]。
为了解决这一问题，1985年Xilinx公司首家推出现场可编程门阵列FPGA器件，它是一种新型的高密度PLD，采用CMOS-SRAM工艺制作，其内部由许多独立的可编程逻辑模块（CLB）组成，逻辑块之间可以灵活的相互连接。
CLB的功能很强，不仅能够实现逻辑函数，还可配置成RAM等复杂的形式。
配置数据存放在片内的SRAM或者熔丝图上，基于SRAM的FPGA器件工作前需要从芯片外部加载配置数据。
配置数据可以存储在片外的EPROM或者计算机上，设计人员可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场可编程。
近年来，FPGA市场发展十分迅速，各大FPGA厂商，有代表性的是Altera公司，Xilinx公司，不断采用新技术来提高FPGA器件的容量，增强软件的性能。
如今，FPGA器件广泛应用于通信，自动控制，信息处理等诸多领域，不仅可以提高系统性能，而且对于系统优化也有帮助。
当然，FPGA设计是一个相当复杂的工作，是一项实践性非常强的专业技术，需要遵循一定的设计原则和一定的经验积累[12]。
2.2.2FPGA设计原理
FPGA采用了逻辑单元阵列LCA（LogicCellArray）这样一个新概念，FPGA的电路结构是由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要设计的数字系统。
基于查找表（Look-Up-Table，LUT）的FPGA结构为现在主流的FPGA结构。
FPGA内部结构一般由三个部分组成:
可配置逻辑功能模块CLB（ConfigurableLogicBlock）、输入输出模块IOB（InputOutputBlock）、可编程内部互连资源PI（ProgrammableInterconnection）。
FPGA的基本特点主要有：
1、采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用芯片。
2、FPGA可以作为其它全定制或半定制ASIC电路的样片。
3、FPGA内部有丰富的触发器和I/O引脚。
4、FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5、FPGA采用高速CHMOS工艺，功耗低，可以与CMOS,TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
6、丰富的片上可编程逻辑资源。
目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的Cyclone系列等。
FPGA常用的设计方法包括“自顶向下”和“自下而上”[6]。
目前大规模FPGA设计一般选择“自顶向下”，采用可完全独立于芯片厂商及其产品结构的描述语言，在功能级对设计产品进行定义，并结合功能仿真技术，以确保设计的正确性，在功能定义完成后，利用逻辑综合技术，把功能描述转换成某一具体结构芯片的网表文件。
完整的FPGA设计流程包括电路设计与输入、功能仿真、综合优化、综合后仿真、布局布线、布局布线后仿真、板级仿真与验证、加载配置与在线调试等主要步骤[8]。
电路设计与输入是利用EDA工具的文本或图形编辑器将设计者的设计意图用文本方式（如VHDL程序）或图形方式（原理图、状态图）表达出来。
完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。
编译完成后，在综合前即可对所描述的内容进行功能仿真。
功能仿真仅对设计描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件的硬件特性。
综合优化是指将HDL语言、原理图等设计输入翻译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标与约束条件优化所生成的逻辑连接，输出标准格式的网表文件[16]。
综合后仿真的主要目的是检查综合器的综合结果是否与设计输入一致。
将综合输出的逻辑网表适配到具体的FPGA器件上，合理正确连接各个元件，进行时序仿真，这种仿真可以全面检查门延时和线延时的信息。
在设计处理完成后，对系统各个模块进行时序仿真，分析其时序关系。
与前面的种仿真相比，这种仿真包含的时延信息最为全面、准确，能较好地反映芯片的实际工作情况。
设计开发的最后步骤就是在线调试或者将产生的配置文件通过编程器或下载电缆写到目标芯片中。
FPGA设计流程见图2-1。
由于功能描述可以完全独立于芯片结构，避免了传统设计方法所带来的重新再设计风险，大大缩短了设计周期。
而且芯片选择更加灵活。
设计的主要仿真和调试过程是在高层次上完成的，这不仅有利于早期发现结构设计上的错误，避免设计工作的浪费，而且也减少了逻辑功能仿真的工作量。
图2-1FPGA设计流程图
2.3硬件描述语言相关介绍
2.3.1硬件描述语言HDL
硬件描述语言英文名称为HardwareDescriptionLanguage，简称HDL，主要是用来编写设计文件，建立电子系统行为级的仿真模型。
即利用计算机的计算能力对用VerilogHDL或VHDL建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表，根据网表在某种工艺的器件上自动生成具体电路。
然后生成该工艺条件下这种具体电路的延时模型，仿真验证无误后，用于制造ASIC芯片或写入CPLD和FPGA器件中。
当前成为IEEE技术标准的仅有两个，即VerilogHDL和VHDL。
HDL语言既包含一些高层程序设计语言的结构形式，同时也兼顾描述硬件线路连接的具体构件。
通过使用结构级或行为级描述，可以在不同的抽象层次描述设计。
HDL语言具有并发的特征，即具有在同一时刻执行多任务的能力。
实际硬件中，许多操作都是在同一时刻发生的。
在硬件电路中从输入到输出总是有延迟存在，为描述这些特征，HDL语言建立了时序的概念。
使用HDL可以描述硬件电路的功能和其时序要求[11]。
设计方法包括以下几种：
（1）自下而上（Down-Top）的设计方法
自下而上的设计是一种传统的设计方法，对设计进行逐次划分的过程，从已存在的基本单元出发。
设计树最末枝上的单元是已经制造出的单元、其它项目是已开发好的单元或者是可外购得到的单元。
（2）自上而下（Top-Down）的设计方法
自上而下的设计是从系统级开始，把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA元件库中的元件来实现为止。
（3）综合的设计方法
复杂数字逻辑电路和系统的设计过程，通常是以上两种设计方法的结合。
设计时需要考虑多个目标的综合平衡。
在高层系统用自上而下的设计方法来实现，底层使用自下而上的方法从元件库或数据库中调用已有的单元设计。
使用HDL语言开发数字产品的一般步骤是首先选用一种HDL语言进行高层次，然后用CPLD,FPGA等可编程逻辑器件支持的逻辑综合工具综合到代码，写入相关的CPLD,FPGA芯片，然后进入PCB设计并最终形成产品。
2.3.2VHDL语言
VHDL（VeryHighSpeedIntegratedCircuitHDL）来编写程序的。
即超高速集成电路硬件描述语言。
它是20世纪80年代在美国国防部的资助下始创的，后来被IEEE制定为规范的第一种硬件描述语言。
20世纪70年代末和80年代初，美国国防部提出了VHSIC（VeryHighSpeedIntegratedCircuit）计划，其目标是为下一代集成电路的生产实现阶段性的工艺极限，以及建立一项新的描述方法。
1981年，美国国防部提出了一种新的硬件描述语言——超高速集成电路硬件描述语言（VHSICHardwareDescriptionLanguage）简称VHDL语言。
1987年12月，国际电气与电子工程师协会（InstituteofElectricalandElectronicsEngineers，IEEE）批准了VHDL语言为硬件描述语言的工业标准，即IEEESTD1076-1987（LRM87）。
在1993年升级为IEEESTD1076-1993（LRM93）。
1999年国际IEEE标准协会批准了数字模拟混合版本VHDL-AMS（AnalogandMixed-Signal）作为工业标准，即IEEESTD1076-1999版[8]。
VHDL采用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，它与传统的门级方式相比更适合于大规模集成电路系统的设计。
VHDL几乎覆盖了以往各种硬件描述语言的功能[16]。
VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计，其强大的抽象描述能力使得设计过程变得高效简捷。
作为一种通用的硬件描述语言，VHDL具有以下基本特点：
1、VHDL支持结构化和自顶向下的设计方法，这样非常便于设计的模块化。
设计者从系统整体要求出发，自上而下将系统内容细化，最后将模块组合完成系统的整体设计。
2、VHDL具有多层次描述和仿真系统硬件功能的能力，可以从系统级到门级电路不同层次对数字电路进行建模和描述，不同的描述还可以混合使用，大大简化了硬件设计的任务，提高了设计效率和可靠性，缩短产品开发周期。
3、VHDL语言有良好的可移植性，由于它是一种工业标准语言，所以它具有设计与开发环境、具体电路实现工艺以及采用的实现无关的特点，设计成果便于移植、交流和二次开发。
4、VHDL程序有良好的可读性，容易被读者理解，需要时还可以转化成电路原理图输出。
5、使用VHDL在进行电子系统设计时可以不了解电路的结构细节，因此相对于VerilogHDL来说，为设计者减少了大量的工作，极大的提高工作效率，并可以延长设计的生命周期。
6、VHDL可以支持各种不同类型的数字电路和系统的设计。
既支持同步电路，也支持异步电路;既支持TTL电路，也支持CMOS电路；既可用CPLD芯片实现，也可以采用FPGA实现[11]。
2.4开发工具介绍
本次设计采用Altera公司推出的一款功能强大，兼容性最好的EDA工具软件：
QuartusII。
它是支持原理图、VHDL、Verilog-HDL以及AHDL等多种设计输入形式，自带综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
该软件界面友好、使用便捷、功能强大，是一个完全集成化的可编程逻辑设计环境，具有开放性、与结构无关、多平台完全集成化丰富的设计库、模块化工具、支持多种硬件描述语言及有多种高级编程语言接口等特点。
QuartusII是Altera公司推出的CPLD/FPGA开发工具，QuartusII提供了集成、与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，可完成电路描述，并将其保存为设计实体文件；芯片平面布局连线编辑；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTapII逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
QuartusII软件提供了可编程片上系统（SOPC）设计的一个综合开发环境，是进行SOPC设计的基础。
QuartusII集成环境包括以下内容：
系统级设计，嵌入式软件开发、可编程逻辑器件（PLD）设计、综合、布局布线、验证和仿真。
用户首先对所做项目进行设计[10]，明确设计目的，然后进行设计输入，进行编译直至编译没有错误产生，之后进行仿真，检查是否达到设计要求，最后将设计配置到目标器件中进行硬件验证与测试。
具体步骤如下：
（1）打开QuartusII软件。
（2）选择路径。
注意：
工作目录名不能有中文。
（3）添加设计文件。
（4）选择FPGA器件。
（5）建立原理图或用VHDL语言描述设计电路。
（6）对原理图或用VHDL语言进行编译，无误后进行添加信号。
（7）对上述电路进行仿真。
（8）进行管脚分配。
（9）全局编译。
（10）采用JTAG或AS模式进行下载测试。
QuartusII设计软件根据设计者需要提供了一个完整的多平台开发环境，它包含整个FPGA和CPLD设计阶段的解决方案。
QuartusII流程如下图所示：
图2-2QuartusII软件的开发流程
第三章系统方案设计
3.1系统整体方案
函数信号发生器在生产实践和科技领域中有着广泛的应用，其实现方法通常有以下几种[3]:
（1）用分立元件组成的函数发生器,但通常是单函数发生器,其频率不高,工作不够稳定,不易调试；
（2）由晶体管、运放IC等通用器件制作,多用专门的函数信号发生器产生信号,如早期的函数发生器芯片8038,其功能较少,精度不高,频率上限只有300kHz,无法产生更高频率的信号,调节方式也不够灵活,频率和占空比不能独立调节,且相互影响；（3）利用专用直接数字频率合成DDS芯片的函数发生器。
本设计主要由波形选择部分，波形发生部分和输出部分组成。
其中波形选择部分是数据选择器电路；波形发生部分包括递增斜波产生电路，递减斜波产生电路，三角波产生电路，梯形波波产生电路，正弦波产生电路和方波产生电路。
本次设计的主要设计框图见下图。
图3-1系统框图
根据系统整体设计要求,信号发生器由信号产生模块、信号控制模块。
其中信号产生模块用来产生所需要的6种信号，这些信号的产生可以有多种方式，如用计数器直接产生信号输出,或者用计数器产生存储器的地址，在存储器中存放信号输出的数据。
信号发生器的控制模块可以用数据选择器来实现。
用一个6选1数据选择器可以实现对6种波形的选择,在本设计中应用VHDL语言针对6种信号分别设计出6种不同的软件包,通过不同的选择信号调用与其相对应的软件包。
3.2软件设计
本次设计主要使用QuartusII软件、VHDL硬件描述语言。
本系统电路设计简单，且可以根据实际的不同需要，修改程序时写入相应的波形数据，即可输出想要的波形，而无需更改硬件电路，该设计成本低，可靠性高，操作灵活方便[6]。
VHDL采用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式[7]。
波形产生模块的递增、递减斜波是以一定常数递增、递减来产生的。
三角波的产生是在输出波形的前半周期内从0累加到最大值255（8位），在后半周期从最大值递减到0来实现的。
梯形波是以一定的常数递增的。
正弦波的产生原理是基于奈奎斯特采样定律，得到离散化波形序列。
方波的产生是在输出波形的前半周期输出低电平，后半周期输出高电平，从而得到占空比为50%的方波信号。
通过所设计的智能函数发生器可以得到递增、递减斜波，方波，三角波，正弦波和梯形波六种波形。
软件设计流程图见图3-2。
图3-2软件设计流程图
第四章波形模块的设计和仿真
4.1递增斜波信号产生模块
递增斜波产生原理：
当复位信号
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