数电仿真实验报告.docx
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数电仿真实验报告
数电仿真
Multisim
实
验
报
告
班级：
学号：
姓名：
学院：
实验一组合逻辑电路设计与分析
一、实验目的
1、掌握组合逻辑电路的特点
2、利用逻辑转换仪对组合逻辑电路进行分析与设计
二、实验原理
组合逻辑电路是一种重要的数字逻辑电路：
特点是任何时候的输出仅仅取决于同一时刻的输入信号的取值组合。
根据电路确定功能，是分析组合逻辑电路的过程，其步骤如下：
组合逻辑电路→推导→逻辑表达式→化简→最简表达式→列表→真值表→分析→确定电路功能。
根据要求求解电路，是设计组合逻辑电路的过程，其步骤如下：
问题提出→分析→真值表→归纳→逻辑表达式→化简变换→逻辑图。
逻辑转换仪是Multisim中常用的数字逻辑电路分析和设计仪器。
三、仿真例题
1、利用逻辑转换仪对已知逻辑电路进行分析
电路图如下：
图待分析逻辑电路
分析结果如下：
图逻辑分析仪输出结果
2、根据要求利用逻辑转换仪进行逻辑电路设计
问题：
有一火灾报警系统，设有烟感、温感和紫外线三种类型的火灾探测器。
为了防止误报警，只有当其中的两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号，试设计报警控制信号的电路。
利用逻辑分析仪分析：
图经分析得到的真值表和表达式
则可以得到如下电路图：
图最终得到的逻辑电路图
四、思考题
1、设计一个四人表决电路，即如果3人或3人以上同意，则通过；否则被否决。
用与非门实现。
解：
用ABCD分别表示四人的表决结果，1表示同意，0表示不同意。
则利用逻辑分析仪可以输入如下真值表，并得到如下表达式：
L=ACD+ABD+ABC+BCD
图逻辑分析仪得到的真值表和表达式
得到如下电路图：
图利用逻辑分析仪得到的与非门设计的表决电路
2、利用逻辑转换仪对下图所示电路进行分析。
图待分析的逻辑电路
解：
通过逻辑分析仪可以得到如下结果：
图逻辑分析仪输出结果
得到逻辑表达式为：
实验二编码器、译码器电路仿真实验
一、实验目的
1、掌握编码器、译码器的工作原理
2、常见编码器、译码器的应用
二、实验原理
数字信号既可以表示数，也可以用来表示指令和信息。
编码器是指在选定的一系列二进制数码中，赋予每个二进制数码以某种特定的含义。
能完成编码功能的电路统称为编码器。
74LS148D是常用的8-3线优先编码器，在8个输入线上可以同时出现几个有效输入信号，但只对其中优先权最高的一个有效输入信号进行编码。
其中7端优先权最高，0端优先权最低。
端是选通输入端，低电平有效，只有当
=0时，编码器正常工作，当
=1时，所有的输出端均被封锁，EO为选通输出端，GS为优先标志端。
此编码器输入、输出都是低电平有效。
译码是编码的逆过程。
能够完成译码功能的电路叫做译码器。
74LS138属于3-8线译码器，该译码器输入高电平有效，输出低电平有效。
三、仿真例题
1、8-3线优先编码器实验仿真
按图接线，切换单刀双掷开关进行仿真实验，将结果填入表中。
图8-3线优先编码器仿真电路
实验真值表如下：
输入端
输出端
~E1
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
A2
A1
A0
GS
EO
1
X
X
X
X
X
X
X
X
1
1
1
1
1
0
1
1
1
1
1
1
1
1
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1
0
0
1
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1
1
1
0
1
1
1
0
1
0
1
1
1
1
1
1
0
X
1
1
0
0
1
0
1
1
1
1
1
0
X
X
1
0
1
0
1
0
1
1
1
1
0
X
X
X
1
0
0
0
1
0
1
1
1
0
X
X
X
X
0
1
1
0
1
0
1
1
0
X
X
X
X
X
0
1
0
0
1
0
1
0
X
X
X
X
X
X
0
0
1
0
1
0
0
X
X
X
X
X
X
X
0
0
0
0
1
表8-3线优先编码器真值表
2、3-8线译码器实验仿真
按图接线，切换单刀双掷开关进行仿真实验，将结果填入表中。
图线译码器实验仿真
实验真值表如下：
输入端
输出端
G1
G2A
G2B
A
B
C
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
1
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
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1
1
1
0
1
1
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0
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0
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0
1
1
1
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1
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0
0
0
1
1
1
1
1
1
1
1
0
1
1
0
0
1
0
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0
1
1
1
1
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0
0
1
0
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1
1
1
1
0
1
1
1
0
0
1
1
0
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1
1
0
1
1
1
1
1
0
0
1
1
1
1
1
1
1
1
1
1
0
四、思考题
1、利用两块8-3线优先编码器74LS148D设计16-4线优先编码电路，然后仿真验证16-4线优先编码的逻辑功能。
解：
实验电路图如下图
图用8-3线优先编码器74LS148D设计16-4线优先编码电路
实验真值表如下：
16-4线优先编码器实验真值表
输入端
输出端
I15
I14
I13
I12
I11
I10
I9
I8
I7
I6
I5
I4
I3
I2
I1
I0
A3
A2
A1
A0
GS
EO
1
1
1
1
1
1
1
1
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1
1
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1
1
1
1
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1
1
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0
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1
1
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0
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1
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0
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1
1
1
1
1
1
1
1
1
1
1
1
1
0
X
1
1
1
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
X
X
1
1
0
1
0
1
1
1
1
1
1
1
1
1
1
1
1
1
0
X
X
X
1
1
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
X
X
X
X
1
0
1
1
0
1
1
1
1
1
1
1
1
1
1
1
0
X
X
X
X
X
1
0
1
0
0
1
1
1
1
1
1
1
1
1
1
0
X
X
X
X
X
X
1
0
0
1
0
1
1
1
1
1
1
1
1
1
0
X
X
X
X
X
X
X
1
0
0
0
0
1
1
1
1
1
1
1
1
0
X
X
X
X
X
X
X
X
0
1
1
1
0
1
1
1
1
1
1
1
0
X
X
X
X
X
X
X
X
X
0
1
1
0
0
1
1
1
1
1
1
0
X
X
X
X
X
X
X
X
X
X
0
1
0
1
0
1
1
1
1
1
0
X
X
X
X
X
X
X
X
X
X
X
0
1
0
0
0
1
1
1
1
0
X
X
X
X
X
X
X
X
X
X
X
X
0
0
1
1
0
1
1
1
0
X
X
X
X
X
X
X
X
X
X
X
X
X
0
0
1
0
0
1
1
0
X
X
X
X
X
X
X
X
X
X
X
X
X
X
0
0
0
1
0
1
0
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
0
0
0
0
0
1
2、利用了两块3-8线译码器74LS138D设计4-16线译码电路，然后仿真验证4-16线译码的逻辑功能。
解：
实验电路图如下图
图用-8线译码器74LS138D设计4-16线译码电路
实验真值表略。
实验三竞争冒险电路仿真
一、实验目的
1、掌握组合逻辑电路产生竞争冒险的原因。
2、学会竞争冒险是否可能存在的判断方法。
3、了解常用的消除竞争冒险的方法。
二、实验原理
在组合逻辑电路中，由于门电路存在传输延时时间和信号状态变化的速度不一致等原因，使信号的变化出现快慢的差异，这种现象叫做竞争。
竞争的结果是使输出端可能出现错误信号，这种现象叫做冒险。
因此有竞争不一定有冒险，但是有冒险就一定存在竞争。
利用卡诺图可以判断组合逻辑电路是否可能存在竞争冒险现象，具体做法如下：
根据逻辑函数表达式，做出其卡诺图，若卡诺图中填1的格所形成的卡诺图有两个相邻的圈相切，则该店路存在竞争冒险的可能性。
既然电路存在竞争就有可能产生冒险，造成输出的错误动作，因此，必须杜绝竞争冒险现象的产生，常用的消除竞争冒险的方法有以下4种：
加取样脉冲；修改逻辑设计，增加冗余项；在输出端接滤波电容；加封锁脉冲等。
三、仿真例题
1、0型冒险电路仿真实验
图是逻辑功能为
的逻辑电路图，
图0型冒险电路
得到如下仿真结果：
图0型冒险电路输出波形
上图中，下面的波形是输入方波波形，上面的波形是输出波形，从输出波形可以看出，原本应该始终为1的波形，现在出现了短时间的低电平，出现了冒险现象。
我认为，可以通过在输出端加封锁脉冲来消除冒险现象。
2、1型冒险电路仿真
图是逻辑功能为
的逻辑电路图
图1型冒险电路
经过仿真得到如下结果：
图1型冒险电路仿真结果
由上图可知，根据逻辑表达式可以得到的输出波形应该始终为0，但是上图中的输出波形（上面的波形）出现了短暂的高电平，因此出现了冒险。
我认为消除冒险的方法同0型冒险电路。
3、多输入信号同时变化时产生的冒险电路
图是逻辑功能为
的逻辑电路，已知B=C=1时，
，但是由于多输入信号的变化不同时，引起电路出现冒险现象。
图多输入信号同时变化产生的冒险电路
经过仿真得到的结果如下：
图多输入信号同时变化时产生的冒险电路
根据逻辑表达式分析可知，在已知B=C=1时，
始终成立，但是由上图波形可知，图中出现了低电平，出现了冒险现象。
消除此冒险的方法可以是修改逻辑电路设计，增加冗余项。
可以将
修改为
，修改后的逻辑电路如下：
图修改后的逻辑电路
修改后，得到的输出波形：
图修改后的电路输出波形
通过波形可以看出，修改后就没有了冒险现象。
四、思考题
如图所示电路是否存在竞争冒险现象，若存在，如何消除
图思考题电路
解：
分析该电路可以知道，其逻辑功能为：
，分析可知，当B=C=0时，F=0，
但是通过仿真可得到如下波形：
图思考题电路输出波形
由该波形能够看出，该电路是存在冒险现象的。
类似例题3，可以通过加冗余项来消除冒险，具体做法如下：
将原函数修改为
，做出如下电路图：
图修改后的电路图
通过仿真可以得到如下波形：
图修改后电路的输出波形
由波形可以看出，冒险想象已经消除。
实验四触发器电路仿真
一、实验目的
1、掌握边沿触发器的逻辑功能
2、逻辑不同边沿触发器逻辑功能之间的相互切换。
二、实验原理
触发器是构成时序电路的基本逻辑元件，具有记忆、存储二进制信息的功能。
从逻辑功能上将触发器分为RS、JK、D、T、T’等几种类型，对于逻辑功能的描述有真值表、波形图、特征方程等几种方法。
功能不同的触发器之间可以相互转换。
边沿触发器是指在CP上升沿或下降沿到来时接受此刻的输入信号，进行状态转换，而其他时刻输入信号状态的变化对其没有影响的电路。
集成触发器通常具有异步置位、复位的功能，74LS74D是在一片芯片上包含连两个完全独立边沿D触发器的集成电路。
对它的分析可以分为以下三种情况：
1、无论CP、D为何值，只要~1CLR=0,1PR=1,触发器置零；只要~1CLR=1,~1PR=0,触发器置1.
2、当~1CLR=~1PR=0时为不允许状态。
3、当~1CLR=~1PR=1且CP处于上升沿时，
=D。
74LS112是在一片芯片上包含两个完全独立边沿JK触发器的集成电路，对它的分析可以分为以下三种情况：
1、无论CP、J、K为何值，只要~1CLR=0，~1PR=1，触发器置零；只要~1CLR=1，~1PR=0，触发器置1.
2、当~1CLR=~1PR=0时为不允许状态。
3、当~1CLR=~1PR=1且CP处于下降沿时，
。
三、仿真例题
1、D触发器仿真电路如下：
图D触发器仿真实验图
利用开关改变各个输入端状态，观察输出端的变化，将结果填入下表中，并验证结果。
输入端
现态
次态
CP
~CLR
~PR
D
Qn
Qn+1
X
0
0
X
0/1
X
X
0
1
X
0/1
0/0
X
1
0
X
0/1
1/1
1
1
1
0
0/1
0/0
1
1
1
1
0/1
1/1
表D触发器实验真值表
2、JK触发器仿真电路如下：
图JK触发器仿真电路图
利用开关改变输入端的状态，观察输出端的变化，将结果记录于表格中：
输入端
现态
次态
CP
~CLR
~PR
J
K
Qn
Qn+1
X
0
0
X
X
0/1
X
X
0
1
X
X
0/1
0/0
X
1
0
X
X
0/1
1/1
0
1
1
0
0
0/1
0/1
0
1
1
1
0
0/1
1/1
0
1
1
0
1
0/1
0/0
0
1
1
1
1
0/1
1/0
表JK触发器仿真实验记录表
四、思考题
由于D触发器使用方便，JK触发器功能最完善，怎样将JK触发器和D触发器分别转换成T触发器。
解：
1、将JK触发器转换成T触发器，电路如下：
图JK触发器转换成T触发器
2、将D触发器转换成T触发器
图D触发器转换成T触发器
实验五计数器电路仿真实验
一、实验目的
1、了解计数器的日常应用和分类
2、熟悉集成计数器逻辑功能和其各控制端作用
3、掌握计数器使用方法
二、实验原理
统计输入脉冲个数的过程叫计数，能够完成计数工作的电路称作计数器。
计数器的基本功能是统计时钟脉冲的个数，也可以用于分频、定时、产生节拍脉冲等。
计数器的种类很多，根据计数脉冲引入方式的不同，将计数器分为同步计数器和异步计数器；根据计数过程中计数变化趋势，将计数器分为加法计数器、减法计数器、可逆计数器；根据计数器在哦个计数长度的不同，分为二进制计数器和非二进制计数器等。
二进制计数器是构成其他计数器的基础。
按照计数器中的计数值的编码方式，用n表示二进制代码，N表示状态位，满足N=
的计数器称作二进制计数器。
74LS161D是常见的二进制同步加法计数器。
74LS191D是常见的二进制加/减同步计数器。
若一计数器的计数长度为10，则该计数器是十进制计数器，74LS162是常见的十进制加法计数器。
74LS192D是常见的双时钟同步十进制加/减计数器。
三、仿真例题
1、用74LS161D构成的二进制加法同步计数器，电路如下：
图用74LS161D构成的二进制加法同步计数器
利用开关切换高低电平的状态通过数码管现实计数器的计数情况。
图逻辑分析仪显示结果
2、74LS191D构成的二进制加/减计数器，电路如下：
图用74LS191D构成的二进制加/减计数器
利用开关切换高低电平的状态通过数码管现实计数器的计数情况。
图逻辑分析仪的显示结果
四、思考题
1、模仿74LS161D构成的二进制加计数器，设计由74LS162D构成的十进制加计数器，并且验证实际结果是否与理论值相吻合。
解：
设计电路如下：
图由74LS162D构成的十进制加计数器
图分析结果
2、模仿74LS191D构成的二进制加/减计数器，设计由74LS192D构成的二进制加/减计数器，并且验证实际结果是否与理论值相吻合。
解：
图由74LS192D构成的二进制加/减计数器
图分析结果
实验六任意N进制计数器电路仿真实验
一、实验目的
1、学会分析任意N进制计数器
2、灵活应用构成任意N进制计数器的三种方法。
二、实验原理
集成计数器产品种类虽然很多，但绝大多数产品都是现成的二进制、十进制、计数器，其他进制的产品数量很少，为了构成任意的N进制计数器，经常将现成的二进制、十进制计数器，按以下三种方法进行处理：
1、简单连接法：
将两个计数器首尾连接，构成一个新的计数器，该计数器的模为两个计数器模的乘积。
2、清零端复位法：
3、置入控制端置位法：
三、仿真例题
1、简单连接法构成模是100的计数器实验
接法如下：
图简单连接法构成模100的计数器
观察探测器X1，发信啊U1计满时，探测器X1亮，表明进位输出端有进位且高电平有效，在输出进位信号的同时，U2计数器的ENT=1有效，进行加1计数。
图逻辑分析仪分析结果
2、清零端复位法构成的八进制计数器
接线如下：
图清零端复位法构成的八进制计数器
当计数器到“7”状态时，CLK再来一次上升沿本应该计数到“8”状态，就在此刻QD=1，令非门U3A输出低电平送给~CLK，使计数器从“8”状态强行返回到“0”状态，这样就跳跃了“8”至“F”，共8个状态，从而构成了八进制计数器。
3、置入控制端的置位法构成的八进制计数器
接法如下：
图置入控制端的置位法构成的八进制计数器
当计数器到“7”状态时，QA=QB=QC=1，令与非门U3A输出低电平送给~LOAD，使计数器QA、QB、QC、QD输出状态与输入A、B、C、D状态相同，这样就跳跃类“8”至“F”共8个状态，从而构成八进制计数器。
四、思考题
1、如何利用简单连接法将两个二进制加法计数器74LS161D构成一个模是256的计数器。
解：
设计如下电路图
图简单连接法设计模是256的计数器。
2、如何利用最高位与下级时钟相连将两个二进制加法计数器74LS161D构成一个模100的计数器。
解：
设计如下电路：
图模100的计数器
3、如何利用清零端复位法将二进制加法计数器74LS161D和一些辅助门电路构成一个模为5的计数器。
解：
设计如下电路图：
图清零端复位法设计模为5的计数器。
4、如何利用置入控制端的置位法将二进制加法计数器74LS161D和一些辅助门电路构成一个模为6的计数器。
解：
设计如下电路图：
图置入控制端的置位法设计模为6的计数器。
实验七数字抢答器设计
一、设计任务与要求
1、抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0~S7表示。
2、设置一个系统消除和强大控制开关S，该开关由主持人控制。
3、抢答器具有锁存与显示功能。
即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声提示。
选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。
4、抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。
当主持人启动“开始”键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间秒左右。
5、参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器显示选手的编号和抢答的时间，并保持到主持人清零为止。
6、如果定时时间到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00.
二、预习要求
1、复习编码器、十进制加/减计数器的工作原理。
2、设计可预知时间的定时电路。
3、分析与设计时序控制电路。
4、画出定时强大气的整机逻辑电路。
三、设计原理
1、数字抢答器总体方框图
2、单元电路设计
1）定时电路
图定时电路单元
2）报警电路单元
图报警电路单元
3）抢答器电路
图抢答器电路单元
4）时序控制电路单元
图时序控制电路单元
5）单稳态触发器
图单稳态触发器
四、实验电路
最终实验电路设计如下：
图最终的实验电路图
五、思考题
1、在数字抢答器中，如何将序号为0的组号，在七段显示器上改为显示8
解：
将触发器Q1、Q1、Q3输出端接与非门再接到74LS48的D端即可。
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