EDA实验设计报告Word文档格式.docx

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1、数字时钟

（1）基本要求

用同步时序电路设计实现时、分、秒计数的数字钟，并在数码管上正确显示。

（2）扩展要求

1、可以按键清。

；

2、支持年月日显示功能，用按键进行年月日和时分秒间显示切换。

3、可对显示内容进行修改，用按键键值代替显示内容，按键键值可自行定义。

2、秒表设计

内容：

利用5个数码管完成秒表显示功能。

要求：

1、精度达100ms；

2、可以清零；

3、可暂停；

4、最大计时为999.9s。

3、跑马灯设计

实现8个发光二极管以不同频率（2Hz,1Hz,0.5Hz）循环进行左滚动、右滚动、向中间滚动、向两边滚动、闪动等效果，不同频率显示用按键进行切换。

4、VGA显示设计

1、分辨率为1024*768/60Hz、1024*768/75Hz、800*600/60Hz三种。

2、红绿蓝单色、彩色棋盘格、圆等图形以1Hz的速率切换显示；

3、8级灰度呈条状递增显示。

四、实验仪器

Altera公司：

CycloneIIEP2C20Q240FPGA及实验箱

USB-BLASTER下载线QuartusII11.0开发环境外围电路

五、实验内容

1、硬件系统图

学校实验箱系统图：

自制显示电路图：

4段数码管X274LS138

VGA接口电路数码管电路led灯电路

2、软件部分

顶层设计文件bdf原理图

由时钟模块、秒表模块、跑马灯模块、VGA模块、控制模块和系统选择输出模块组成。

控制模块：

控制功能模块的开启和关闭，同时控制系统选择输出输出相应模块的信号。

系统选择输出模块：

因为实验箱数码管和led灯共用8个端口，由三片锁存器控制，所以该模块可根据控制模块的信号选择开启相应模块的输出和锁存控制端。

时钟模块bdf原理图设计文件

由clock分频模块，keys按键消抖模块，ymdhms主时钟模块，changetime调时模块，xuanze选择输出模块，segment数码管显示模块组成。

clock分频模块：

将外部晶振50Mhz的时钟信号clk通过计数的方法分为clks系统时钟1000hz,clkscan数码管扫描时钟500hz。

keys按键消抖模块：

通过对按键的状态（高电平或低电平持续时间）计数来消除按键的抖动，并将信号输给下一级。

ymdhms主时钟模块：

将输入信号clkt（500hz）计数分频得到1hz的信号，作为秒、分、时、年、月、日的同步时钟信号。

rst为复位按键清零按键，低电平有效。

changen为修改数据使能信号，高电平有效。

changet[41..0]是修改后的秒、分、时、年、月、日的输入端。

ymd[31..0]为年、月、日的输出，hms[31..0]为秒、分、时的输出。

oldtime[34..0]是把当前分、时、年、月、日的值传给changetime模块。

xuanze选择输出模块：

通过select0,select1对模块的控制，使seg[31..0]输出端选择输出ymd[31..0]年、月、日的信号或hms[31..0]为秒、分、时的信号。

display数码管显示模块：

将输入的ymd[31..0]年、月、日信号或hms[31..0]秒、分、时的信号显示在8位数码管上。

通过控制两片锁存的lcs和dcs的控制端，交替工作，完成数码管得位选和段选。

changetime模块：

当按下时间调整键时，changen使能端输出高电平，传给ymdhms模块停止走时，开始进入调整模式。

ymdhms输出oldtime信号，通过changetime模块的jiakey和jiankey进行时间的调整。

按tiaokey选择调整的年、月、日、时、分和退出调整模式。

退出调整模式时changen端为低电平，ymdhms模块装载newtime[41..0]的数值开始走时。

led跑马灯模块：

内部将clk分频为0.5Hz、1Hz、2Hz的时钟信号，在控制ledkey[7..0]8个端口的高低电平，驱动二极管。

同时可用按键改变跑马灯的速度，以0.5Hz、1Hz、2Hz的频率变化。

miaobiao秒表模块：

通过四个按键start、rst、save、resee来控制秒表的开始/停止、复位、计时、重现已计时间。

内部可存储9组计时数据，按resee键重现存储的时间。

vga显示模块：

vs、hs列扫行扫信号输出，vdis[7..0]rgb数据输出。

clk50MHz信号被分为1Hz和25MHz两个信号。

1Hz用于一秒钟切换一个屏幕样式，25MHz用于行扫列扫信号的形成。

六、心的体会

这次EDA的实验写了两组，一组是在自己的FPGA核心板+外围自制显示电路上跑的程序，另一组是在实验室实验箱上跑的程序。

因为实验箱上外围电路的资源较多，所以后来主要以实验箱为主。

EDA实验开始后，全队当时就我一个是搞过verilog和Altera公司的FPGA的，大家的问题太多了，所以我的时间就紧张了许多，串口通信没来得及写，其余功能在兴趣的驱使下都完成了。

我最喜欢写的是VGA这个模块，因为写完就能在电脑屏幕上出效果，很让人高兴。

这一学习，从一开始的电设预赛到决赛，一直很忙碌，到了期末，有时也想想偷偷懒，少写几个程序，反正自己也会。

但我对电设一直有极其浓厚的兴趣，所以EDA实验我没想偷懒，不但写了两组，而且完成了五分之四的功能。

兴趣总是给人以巨大的动力！

FPGA的功能很强大，用作信号处理有很大的发展空间，同时它还有NIOS片上系统等强大的功能，很让我着迷，所以有空多钻研一下FPGA的高级功能！

最后特别要感谢实验室的所有老师和教员，他们给予我们良好的实验环境和实验设备，同时给予我们很多帮助，在此向他们表示感谢！