半导体的特点是原子间的结合力比较弱，因此原子振动产生的热能就会使结合键破裂。
其结果
参与共价结合的电子脱离原子的束缚，在晶体中自由移动。
这样，电子跃迁至导带并在价带留
下空穴。
电子和空穴共同参与导电过程。
导体的带能结构，通常是导带或者被部分填充，或者是与价带互相重叠成为一个能带（也叫导
带，这时禁带消失）。
当外加电场时，导带中的电子加速，获得动能，使电子能量增加。
电子通
过在电场中移动参与了导电（可以想像在的能级变成空位）。
因此，我们把导带中的电子叫做自
由电子或导电子。
*.注：
以上来自科学出版社ISBN 7-03-009322-4《半导体工程学》
更详细请点击
http:
//140.114.18.41/ssp/4-2.html
[结尾]
通过阅读以上文字，大家也许对静电的产生有所了解，并可以想像一下半导体带电的容易程
度。
真诚希望上述文字能对大家有所帮助。
如原文作者对本文的引用，觉得不妥之处，还请见
谅，并及时相告，本人会在核实后24小时内将相关部分删除，谢谢!
!
ESD分析Part
（2）
--静电放电模式
[前言]
前一部分介绍了静电的产生机理，在这一部分则是要研究进一步的问题：
静电在哪里？
从哪里来到哪里
去？
等等。
[正文]
这一系列的文章主要是针对集成电路而言的，所以要拉回到主题上来。
大家知道，要使物体带电，主要
的方式有，摩擦、接触和静电感应。
静止的电荷不均匀分布在物体上，可能是在chip本身，在人体上，
在机器上，在chip能够存在的环境及周匝的事物上。
所以这些静止的电荷，随时都可能通过某种方式释放
出来。
然而研究并非盲目的，从事ESD研究的研究人员针对集成电路（封装好的芯片）的测试，归集出了
主要的四类测试模式：
（1） 人体放电模式 （Human-Body Model, HBM）
（2） 机器放电模式 （Machine Model, MM）
（3） 组件充电模式 （Charged-Device Model, CDM）
（4） 电场感应模式 （Field-Induced Model, FIM）
集成电路ESD规格
HBM MM CDM
OK 2kV 200V 1kV
Safe 4kV 400V 1.5kV
Super 10kV 1kV 2kV
就个人对这四类模式的归纳：
1-2-3-4都是以接触的方式释放电荷 （应该有不接触到就能释放的可能）。
1-2的静电存在于人体和机器上，3-4的静电存在于chip本身。
四类模式具体介绍如下：
（1） 人体放电模式HBM
HBM是传统的测试模式，定义在工业标准 （MIL-STD-883x）中。
人体上带电，特别在干燥的冬天，常会接
触如门把手时便会有被电到的感觉。
这是人体活动的结果，静电荷积聚在人体上，当我们去接触芯片时，
人体上的静电就经由IC的pin脚进入芯片内部，然后经由IC放电到地。
（不只在接触PIN时才会发生，
因为封装IC的表面就存在静电荷，接触包装表面也会发生。
）放电过程在瞬间发生，大概几纳秒内将IC
组件烧毁。
如图为MIL-STD-883E中等效人体模型放电模式测试电路。
883B与此类似，在883B测试电路中首先2000V
的电压串联约100M ohms电阻给100pf的电容充电，然后经由1.5K电阻串联放电给测试器件，以模拟人
体放电现象。
就实际情况看，人体电容依据不同个体及接触面积的大小大约在150-500pf之间，人体内
阻也是受许多外在因素的影响，如皮肤的湿度等。
如果是人通过手拿的金属物体如起子，镊子等，电阻
会假设在几十个ohm。
基于这些因素的考虑，标准IEC802-2采用了电容150pf和更实际的放电电阻
330ohms。
然而，考虑到测试的实际性，并不能直接应用到集成电路中。
采用2000V也是有问题的，通过
经由手指测试出的电压也在4000V以上。
较少的能量在保护电路中消耗，相对而言是较小的。
大部分能
量都经由电阻转换成了热能释放出来。
测试中要考虑许多重要的参数，按照这种方法，放电是在电流上
上升的时段。
IEC802-2中定位实际放电时段在电流上升约0.7ns时。
这个值的来源很值得考虑，对于很
快的放电，在第一时刻只有少部分保护电路器件打开，在接下来的阶段（极短的时间）电流才完全传播开
来。
因此，在放电第一阶段，保护电路过载的危险是存在的。
相似的现象可通过可控器件来观察到。
如
此，触发后上升电流必须被限制。
首先，只有靠近触发电极少部分器件被导通，高的电流最终导致组件
的烧毁。
这种现象虽然与大电流有关，但高电压与电路破坏之间并没有必然的联系。
通常这一点并没有
出现在连接到集成电路的地方，而是在一些设备或连接插头处。
在这个点与受威胁的电路之间，存在很
长导通路径，这里存在着有明显的放电电流，传播甚至覆盖了整个保护电路。
（以上转述自[1]，[3]chapter3中详细论述）
（有些部分也许作者是考虑比较safe的情况，当然标准是保证电路可以在通常的情况下正常运行，所以
相对定义较低一些，但是低并不等同于不严格。
当然如果能做得更好就应该做得更好，因为发展总会带
来一些新的问题，为以后作打算。
）
（上图来自于[2]，不同HBM静电电压下的电流与时间的曲线图）
（2） 机器放电模式MM
机器放电模式，也就是将人体换成了机器设备，主体部分的改变，使得测试模式的改变。
在这情况下，
指静电电荷积累在机器设备上，当接触到IC进对芯片放电，并因此毁坏了电路。
机器放电模式，工业标
准EIAJ-IC-121 method20。
MM测试电路与HBM相似，数值改变如，电容值为200pf,充电电压500V,充电
电阻100Mohms，放电部分加>500nH电感（电感量与电流无关，感抗XL=2πfL，f为频率）。
因为绝大部分
机器是金属的，等效电阻极小，导致瞬时放电电流巨大（几安培）。
（3） 组件充电模式CDM
这种模式下，电荷积聚在IC本身，可能是因为与PIN摩擦，或者是接触到其他物体的静电电荷，使本身
带电。
再通过直接接地或间接接地进行放电，而形成的一种放电现象。
此类现象的模拟十分困难，是因
为导致放电的组件差异所造成的。
这种现象表明IC可能在生产过程中受损，比如IC在传输过程中带电，
在安装到电路板上时接地而损坏。
有时也可能在测试过程中受到损坏。
CDM等效电路因情况的不同而多种
多样。
因为封装很小，所以电容和电感值都很小，大约5pf和10nH。
CDM的放电时间很短，电流能在1ns
时间内冲到15安培的高峰，因此这种现象更容易对IC造成损伤。
CDM与HBM没有相互关连性，成功的
CDM测试不能预示器件用HBM会发生什么情况!
以下是HBM,MM和CDM电流时间对比曲线:
（上图来自于[2]，不同模式下电流时间曲线）
（4） 电场感应模式FIM
此类模式与CDM相似，只是IC带电方式不同。
这种模式是IC在电场环境中，因感应而使本身带电，放
电模式与CDM类拟。
这种模式工业标准（JESD22-C101），详情请阅读相关标准。
[结尾]
以上模式各有各自存在的理由与理论，但它们并就此涵盖了所有的现象。
问题是不是它们产生了再要研究如
何解决，未雨绸缪才是根本。
我们除了关注ESD外，今后还会关注EMC等等，让集成电路运行更安全，
应用的范围也更宽广!
!
[参考文献]
[1]《Latch-Up,ESD,and Other Phenomena》 TEXAS Eilhard Haseloff
[2]《CMOS VLSI ESD技术与保护电路设计》主讲老师 薛总工程师
[3]《ESD in Silicon Integrated Circuit,2nd Edit》Ajith Amerasekera,Charvaka Duvvury
ESD分析Part（3）
--静电失效判定
[前言]
“没有实践就没有发言权!
”一句话就足以让我无地自容，还好本人本着将有用的信息介
绍给广大的网友，并没有赢利的目的。
如果硬是要在此上加个目的的话，那就是不晓得!
!
[正文]
芯片失效要依据测试的结果来判定，测试的方法应芯片的不同也有所差异，分析的手段也
是多种多样。
这里顺便介绍一种IC测试中常用的方法，是广泛使用而且相对直观的分析
方法之一，就是微光显微镜分析。
本网站中“latch-up分析”中开始时的照片就是通过此
种方法得到的。
微光显微镜具有极高的敏感度，通过侦测电流通过元器件时所发射出的微弱可见光，以提
供分析所需的信息。
这种方法常用于latch-up分析及漏电流分析等方面。
（可以说是微光显
影技术，通过局部过热而发出的光亮进行拍照，再上色标记，供电路设计人员分析）
（
.tw/chinese/EMMI.asp中有对微光显微镜的详细介绍）
个人认为芯片是否失效，从普通用户角度讲就是能不能正常使用。
对于应用用户来讲就是
能不能达到规格的标准（spec.）。
对于前者，可能更多考虑是产品的功能（当然坏的东西你也
不会买，不过有可能买回来坏），而后者也许会更加细致的进行测试，以确认不会有太大
的漏电流造成过多的能耗。
[3]中总结出三种，相对简便的测试和判定依据，
1， 绝对漏电流；
2， 相对电流、电压漂移
3， 功能观测法
三者判定依据
方法1：
常规CMOS漏电流为1nA，如果测试I/O脚时结果电流超过1uA或者10uA，而
且随偏压增大而增大。
方法2：
I-V特性曲线漂移过大（[3]中认为大于30%）。
方法3：
测试结果与spec.不符。
对于[2]中新增的两种方法，似乎已被这三种情况所涵盖，所以个人认为没有必要。
比如，
短开路而言不具有普遍性，因此不应作为判定的依据。
综上所述，一颗完整的芯片，首先应满足用户的功能需求（这一步对测试来说，相对繁琐
一些，所以放在第三位）。
前两者，可以选取PIN脚进行测试（按针对本芯片的测试方法进
行），如果已经认定，自然就不要再作后面更繁琐的工作了。
（望指正）
工业标准对产品ESD敏感度作了等级评定，详情请查阅相关标准。
对ESD failure
threshold 的取值，应取极小值，也就是说对于一批芯片来说以承受电压最低的那颗为准，
对于一颗芯片来说以承受电压最低的PIN来定义这颗芯片的ESD failure threshold。
一批芯片
最好要测 5 颗以上，但一般只会测 3 - 5 颗。
在询问和请教了某公司资深专家以后，得知通常的一些情况，比如四种放电模式中以HBM为最基本
的测试模式。
判定fail的情况也是只会用到两种，一是function是否正常，二是测漏电流。
[结尾]
这一部分相对来说少了一些，源于本人对测试不甚了解，但没有因此作为胡乱造次的理
由。
在向从事ESD研究、实践多年的前辈和测试部门兄弟们请教以后，有了一些认识，对他们的热心帮助
表示感谢。
并且由此对从事测试工作的兄弟姐妹们表示极大的敬佩（工作也是相当的辛苦）!
!
[文献]
[1]《CMOS VLSI ESD技术与保护电路设计》主讲老师 薛总工程师
[2]《IC静电放电的测试》陆工程师
相关链接：
[3]《ESD相关技术》Ming-Dou Ker 教授
相关链接：
http:
//www.ics.ee.nctu.edu.tw/~mdker/ESD/index.html
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