PowerPC的嵌入式数据处理系统设计计算机信息管理毕业设计论文.docx
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PowerPC的嵌入式数据处理系统设计计算机信息管理毕业设计论文
摘要
本文分析了以MotorolaPowerPC处理器为核心的嵌入式数据处理系统的设计方案。
设计中采用了PowerPC603R和PowerPC860处理器，包括VME总线，AD、DA数据采集，RD、SD轴角转换，FLASH、SRAM存储器，1553B航空总线等功能模块，使用嵌入式实时操作系统VxWorks进行软件任务调度。
解决了某雷达处理机的数据处理问题。
关键词：
数据处理系统，PowerPC，嵌入式系统，实时操作系统VxWorks
ABSTRACT
Abstract:
ThepaperanalyzedthedesignoftheembeddeddataprocessingsystemutilizingMotorolaPowerPCprocessors.Inthedesign,weadoptedthePowerPC603EandPowerPC860processors,includingtheVMEbusline,ADandDAdatacollection,RDandSDaxesangleconversion,FLASHandusedtheembeddedreal-timeoperationsystemVxworkstorealizethesoftwaretaskschedule.Itsettledthedataprocessingproblemofacertainradarprocessor.
Keywords:
DataProcessingSystem,PowerPC,Embeddedsystem,Real-timeOperationSystemVxworks.
第一章绪论
1.1背景
为了提高机载雷达的性能，增强雷达对现代战争的自适应能力，并从十分复杂的背景中获取更多更清晰的目标信息，在进行新体制雷达研究的同时，对信号处理系统提出了新的要求，信号处理单元完成对雷达回波信号的各种处理，担负着校正，脉冲压缩，相参和非相参积累，恒虚警，杂波跟踪，对地高分辨成像等任务，数据处理单元主要完成雷达数据处理，雷达系统控制，单目标和多目标跟踪，与综合航电火控系统的通信等任务，具有多种非总线接口和总线接口，为了简化设计，提高可靠性和适应未来任务的扩充，信号处理单元在任务调度上采用了大状态复位切换机制。
Vxworks采用了模块化结构，可使软件修改过程更方便，软件可靠性进一步提高。
嵌入式系统（EmbeddedSystem）是以嵌入式计算机为技术核心，面向用户、面向产品、面向应用，软硬件可裁减的，适用于对功能、可靠性、成本、体积、功耗等综合性严格要求的专用计算机系统。
嵌入式系统主要由嵌入式处理器、外围硬件设备、嵌入式操作系统以及特定的应用程序等四部分组成，是集软硬件于一体的可独立工作的“器件”，用于实现对其它设备的控制、监视或管理等功能。
PowerPC处理器采用RISC，主要应用于通讯设备、自动控制和工业机器人等。
PowerPC支持缓冲的共享存储器结构，有较高的处理带宽，对于块数据处理十分有效。
PowerPC有较高的时钟频率和功能强大的处理核，更适合于后端数据处理。
PowerPC使用嵌入式操作系统VxWorks和开发环境Tornado开发非常方便。
数据处理单元是一个嵌入式实时多处理器系统，其中包括一个主处理器和若干从处理器。
1.1.1PowerPC处理器
PowerPC体系结构是一种精减指令集计算机（ReducedInstructionSetComputer，RISC）体系结构，定义了200多条指令。
PowerPC之所以是RISC，原因在于大部分指令在一个单一的周期内执行，而且通常只执行一个单一的操作（比如将内存加载到寄存器，或者将寄存器数据存储到内存）。
PowerPC体系结构分为三个级别（或者说是“book”）。
通过对体系结构以这种方式进行划分，为实现可以选择价格/性能比平衡的复杂性级别留出了空间，同时还保持了实现间的代码兼容性。
从超级计算机到游戏控制台，从服务器到手机，随处可见PowerPC处理器的身影--它们的体系结构全都相同。
BookI.用户指令集体系结构
定义了通用于所有PowerPC实现的用户指令和寄存器的基本集合。
这些是非特权指令，为大多数程序所用。
BookII.虚拟环境体系结构
定义了常规应用软件要求之外的附加的用户级功能，比如高速缓存管理、原子操作和用户级计时器支持。
虽然这些操作也是非特权的，但是程序通常还是通过操作系统调用来访问这些函数。
BookIII.操作环境体系结构
定义了操作系统级需要和使用的操作。
其中包括用于内存管理、异常向量处理、特权寄存器访问、特权计时器访问的函数。
BookIII中详细说明了对各种系统服务和功能的直接硬件支持。
从最初的PowerPC体系结构的开发开始，就根据特定的市场需求而发生分支。
当前，PowerPC体系结构家族树有两个活跃的分支，分别是PowerPCAS体系结构和PowerPCBookE体系结构。
PowerPCAS体系结构是IBM为了满足它的eServerpSeriesUNIX和Linux服务器产品家族及它的eServeriSeries企业服务器产品家族的具体需要而定义的。
PowerPCBookE体系结构，也被称为BookE，是IBM和Motorola为满足嵌入式市场的特定需求而合作推出的。
PowerPCAS所采用的原始PowerPC体系结构与BookE所采用的扩展之间的主要区别大部分集中于BookIII区域中。
在这些衍生的体系结构中还有一些适当的应用级扩展，这些扩展大部分与具体应用的场合相关，但是PowerPCAS和PowerPCBookE共享在PowerPC体系结构的BookI中定义的基本指令集。
虽然三种体系结构主要在操作系统级别上表现出不同，但它们在很大程度上具备应用级的兼容性
PowerPC最初定义了同时对32位和64位实现的支持，可以让32位的应用程序运行于64位系统之上。
在IBMpSeries和iSeries服务器上使用的PowerPCAS系统现在只提供体系结构的64位实现，新的64位应用程序和遗留的32位的应用程序可以运行于同一个系统之上。
PowerPCBookE体系结构同时有32位实现和64位实现，64位实现也完全兼容32位PowerPC应用程序。
这两种体系结构都具备与PowerPCBookI指令和寄存器的完全兼容性，同时提供了对内存管理、异常和中断、计时器支持和调试支持等各方面的系统级扩展。
PowerPC应用程序编程模型
当用到不止一种类型的PowerPC处理器时，开发人员应时刻谨记处理器内存的方式存在一些差异。
PowerPC体系结构本身支持字节（8位）、半字（16位）、字（32位）和双字（64位）数据类型。
PowerPC实现还可以处理最长128字节的多字节字符串操作。
32位PowerPC实现支持4-gigabyte的有效地址空间，而64位PowerPC实现支持16-exabyte的有效地址空间。
所有存储都可以字节寻址。
对于错位数据访问来说，不同的产品家族提供了不同的校准支持，有一些是以处理异常的方式，其他的是通过硬件中的一步或者多步操作来处理访问。
最高位字节在最前（Big-endian）还是最低位字节在最前（little-endian）?
PowerPC、PowerPCAS以及早期的IBMPowerPC4xx家族大部分是字节排列顺序最高位在最前的机器，这就意味着对半字、字以及双字访问来说，最重要的字节（most-significantbyte，MSB）位于最低的地址。
各实现对最低位在最前的字节排列顺序方式的支持不同。
PowerPC和PowerPCAS提供了最小限度的支持，而4xx家族为最低位字节在最前的存储提供了更为健壮的支持。
BookE是字节排列顺序无关的，因为BookE体系结构完全支持这两种访问方法。
PowerPC应用级寄存器
PowerPC的应用级寄存器分为三类：
通用寄存器（general-purposeregister，GPR）、浮点寄存器（floating-pointregister[FPR]和浮点状态和控制寄存器[Floating-PointStatusandControlRegister，FPSCR]）和专用寄存器（special-purposeregister，SPR）。
让我们来分别看一下这三类寄存器。
通用寄存器（GPR）
用户指令集体系结构（BookI）规定，所有实现都有32个GPR（从GPR0到GPR31）。
GPR是所有整数操作的源和目的，也是所有加载/存储操作的地址操作数的源。
GPR还提供对SPR的访问。
所有GRP都是可用的，只有一种情况例外：
在某些指令中，GPR0只是代表数值0，而不会去查找GPR0的内容。
浮点寄存器（FPR）
BookI规定，所有实现都有32个FPR（从FPR0到FPR31）。
FPR是所有浮点操作的源和目的操作数，可以存放32位和64位的有符号和无符号整数，以及单精度和双精度浮点数。
FPR还提供对FPSCR的访问。
浮点状态和控制寄存器（FPSCR）捕获浮点操作的状态和异常结果，FPSCR还具有控制位，以支持特定的异常类型和对四种舍入模式之一的选择。
对FPSCR的访问要通过FPR。
PowerPC芯片成功，并制造出基于PowerPC的多处理器计算机。
PowerPC架构的特点是可伸缩性好、方便灵活。
第一代PowerPC采用0.6微米的生产工艺，晶体管的集成度达到单芯片300万个。
1998年，铜芯片问世，开创了一个新的历史纪元。
2000年，IBM开始大批推出采用铜芯片的产品，如RS/6000的X80系列产品。
铜技术取代了已经沿用了30年的铝技术，使硅芯片多CPU的生产工艺达到了0.20微米的水平，单芯片集成2亿个晶体管，大大提高了运算性能。
PowerPC处理器家族包括的一些极为经典的通信处理器介绍：
MPC860：
MPC860PowerQUICC内部集成了微处理器和一些控制领域的常用外围组件，特别适用于通信产品。
PowerQUICC可以被称为MC6和集成度等。
类似于MC68360QUICC，MPC860PowerQUICC集成了两个处理块。
8360的在网络和数据通信领域的新一代产品，提高了器件运行的各方面性能，包括器件的适应性、扩展能力一个处理块是嵌入的PowerPC核，另一个是通信处理模块（CPM），与MC68360的CPM基本类似。
由于CPM分担了嵌入式PowerPC核的外围工作任务，这种双处理器体系结构功耗要低于传统的体系结构的处理器。
MPC8245：
MPC8245集成PowerPC处理器适用于那些对成本、空间、功耗和性能都有很高要求的应用领域。
该器件有较高的集成度，它集5个芯片于一体，从而降低了系统的组成开销。
高集成度的结果是简化了电路板的设计，降低了功耗和加快了开发调试时间。
这种低成本多用途的集成处理器的设计目标是使用PCI接口的网络基础结构、电讯和其它嵌入式应用。
它可用于路由器、接线器、网络存储应用和图像显示系统。
MPC8260：
MPC8260PowerQUICCII是目前最先进的为电信和网络市场而设计的集成通信微处理器。
高速的嵌入式PowerPC内核，连同极高的网络和通信外围设的集成通信微处理器。
高速的嵌入式PowerPC内核，连同极高的网络和通信外围设系统。
MPC8260PowerQUICCII可以称作是MPC860PowerQUICC的下一代产品，它在各方面的提供更高的性能，包括更大的灵活性、扩展的能力和更高的集成度。
与MPC860相似，MPC8260也有两个主要的组成部分：
嵌入的PowerPC内核和通信处理模块（CPM）。
由于CPM分担了嵌入式PowerPC核的外围工作任务，这种双处理器体系结构功耗要低于传统的体系结构的处理器。
CPM同时支持3个快速的串行通信控制器（FCC）、2个多通道控制器（MCC）、4个串行通信控制器（SCC）、2个串行管理控制器（SMC）、1个串行外围接口（SPI）和一个I2C接口。
PowerPC内核和CPM的组合，加之MPC8260的多功能和高性能，为用户在网络和通信产品的开发方面提供巨大的潜力并缩短开发周期，加速产品的上市。
根据各个功能模块的所需完成的任务，选用了不同的处理器。
主机和伺服模块需要进行浮点数处理，从而选用了PowerPC603R，而接口模块主要实现一些接口和控制等通讯功能，从而选用了定点处理器PowerPC860SR。
第二章PowerPC603R处理器
2.1PowerPC603R的结构
PowerPC603R是PowerPC家族中的一款低功耗RISC微处理器，CPU内部时钟频可达200MHz，其内嵌32位PowerPC核，支持32位有效地址，支持8/16/32位整形数据类型和32/64位浮点数据类型。
PowerPC核集成了5个执行单元：
整数单元（IU）、浮点单元（FPU）、分支处理单元（BPU）、转载/存储单元（LSU）、系统寄存器单元（SRU）。
PowerPC603R的结构框图如图2-1：
图2-1PowerPC603R结构框图
2.1.1PowerPC603R处理器特点
PowerPC603R处理器具有如下特点:
高性能、低功耗、超标量、精简指令集计算机每个时钟周期最多发出和结束3条指令;每个时钟周期最多执行5条指令;大多数指令为单周期执行;浮点处理单元能执行所有的单精度和大多数双精度数的操作：
1）五个独立的可执行单元和两个寄存器组可执行单元有:
分支处理单元、整型处理单元、浮点处理单元、装入/存储处理单元和系统寄存器处理单元;一个用于整型数操作的普通目的寄存器组,其包含32个寄存器;一个用于单精度或双精度数操作的浮点数寄存器组,其包含32个寄存器。
2）强大的指令和数据的吞吐量[6]零周期分支处理能力;在未知分支条件下,可编程静态分支情况预报;指令取指单元具有每个周期从指令cache中取两条指令的能力;具有六条指令输入的指令队列;为减少数据的流转周期在硬件上设有独立的通道;具有16k字节数据和16k字节指令的cache具有四个相连的页,cache采用直接像法,采用近期最少使用的替换算法;在每个页或每个基块中cache进行主存一致的算法可设置为写回法或写直达法;52位虚拟地址,32位物理地址。
3）外部总线时钟最高为66MHz,CPU主频最高为133MHz。
2.2系统组成及原理
该数据处理模块主要由CPU、电源管理、SRAM、FLASH、SIO、TIMER、FPGA、NET功能块组成（图2-2）。
下面分别介绍一下各功能块的主要工作原理。
图2-2系统组成框图
（1）CPU功能块
CPU功能块包括处理器和时钟电路。
处理器选用RISC微处理器PowerPC603系列中低功耗的微处理器PowerPC603r,其内核电压Vdd,PLL电压Avdd和I/O电压Ovdd均为33V,使用32位数据工作模式,CPU总线时钟设计为33MHz,CPU工作频率为133MHz。
33MHz的时钟由时钟驱动电路进行驱动,为了减小时钟的漂移,由专用时钟驱动芯片分别为PowerPC603r和FPGA等芯片提供时钟。
（2）电源管理功能块
电源管理功能块完成数据处理模块的上电复位功能、电源的转换和对电源的监测等功能。
数据处理模块外部输入单一的+5V直流电源,然而处理器及FPGA需要+33V和+15V的电源。
+5V电源的上电复位和对电源的监测功能由一片MAX706完成。
电源的转换由两片可调的LDO分别实现+5V到33V和+5V到15V的转换。
（3）SRAM功能块
该模块的静态随机存储器的数据宽度为32位,总容量4Mbytes.SRAM功能块作为操作系统及应用软件的内存,同时实现SRAM与CPU中cache的映射,实现cache与SRAM的数据交换。
（4）FLASH功能块
该模块的FLASH存储器的数据宽度为32位,总容量为8Mbytes。
FLASH功能块作为一些引导程序、操作系统、应用软件及测试软件存放的载体,该模块在上电时,首先从FLASH功能块中读出命令并执行,并把操作系统及其它软件程序移植到SRAM区,最终实现操作系统及其它软件程序在内存中运行,这样提高了该模块的系统性能。
（5）SIO功能块
SIO功能块主要选用多规程串行控制器8274来实现2路RS232串行接口。
8274的工作时钟为36864MHz,由一个36864MHz的晶振来提供。
8274的发送时钟和接收时钟为18432MHz,由FPGA对36864MHz作2分频得来。
发送时钟和接收时钟是波特率的16倍（波特率为115200bps）.8274可工作在查询方式和中断方式,这可由软件对8274作相应的初始化来实现。
在本模块中,8274的中断方式采用非向量中断方式.8274发送数据和接收数据的TTL电平与RS232电平的转换由一片MAX232来实现。
两路串行接口实现该模块作为目标板与Vxworks操作系统Tornado开发环境的连接,开发工具可通过串行接口对目标板进行相关的操作。
（6）TIMER功能块
TIMER功能块具有4路定时/计数器,其中有3路16位定时/计数器,一路24位定时器。
16位定时/计数器选用82C54可编程定时/计数器来实现,24位定时器由FPGA实现。
时钟为100kHz,16位最大定时为65536ms,24位最大定时为16777215s。
82C54的3个定时器输出OUT0、OUT1、OUT2和FPGA中实现的24位定时器的输出分别作为该模块内部的中断源。
82C54的3个定时器输出使能信号由FPGA中相应的控制寄存器控制.。
FPGA实现的24位定时器的输出使能有装入数据的操作控制。
在该模块中OUT0、OUT1定时器可作为操作系统中的系统时钟和辅助时钟,其它两个定时器留给用户使用。
（7）FPGA功能块
FPGA功能块是该模块中最重要的控制功能块,实现了各功能块与CPU之间时序的匹配,FPGA功能块主要完成以下功能:
a.产生CPU的复位信号;来自Multibus上的手动复位信号（MHRST）、JTAG上的复位信号（JHRST）和上电复位合成MAX706的复位输入,CPU的复位信号由以上复位信号进行逻辑运算而产生。
b.产生存储器、I/O等设备的片选信号和读/写信号；
c.实现18级中断的控制；
d.实现12路离散量的输出；
e.实现16位/32位数据转换的控制;
f.实现24位定时器；
g.产生其它控制信号。
高性能的超标量微处理器每周期发出和撤销多达3条指令；每周期执行多达5条指令；多数指令单周期执行；浮点单元（FPU）对所有单精度操作和大多数双精度操作进行流水作业。
5个独立的执行单元和2个寄存器堆进行静态分支预测的BPU；32位的IU；进行单、双精度操作，与IEEE754全兼容的FPU；在数据Cache和通用寄存器（GPR）、浮点寄存器（FPR）之间进行数据传输的LSU；执行条件寄存器（CR）、专用寄存器（SPR）和整数加法和比较指令的SRU；32个装载整型操作数的GPR；32个装载单、双精度操作数的FPR.。
高指令数据吞吐量零周期分支转移能力；在未定状况下分支转移的可编程静态分支预测；取指单元每周期可从指令Cache取2条指令；1个6口的指令队列提供了预知将来的能力；带前馈功能的独立流水线减少了硬件的数据相关；4路组相关、物理映射的16K字节的数据Cache；LRU置换算法；4路组相关、物理映射的16K字节的指令Cache；LRU置换算法；以每页或每块为基准，可编程Cache回写或直写操作；52位虚拟地址，32位物理地址。
提高系统性能的便捷性带Burst传输功能的32或64位分离事务外部数据总线；支持一级地址流水和乱序总线事务。
PowerPC603R是采用0．5μmCMOS四层铝工艺，集成了260万晶体管的高速（主频达133M）、超标量、低功耗（3．3V功耗不大于4W）32bRISC微处理器。
PowerPC603R每周期可以发出3条指令，执行5条指令，多数指令属于单周期执行，所有的单精度浮点操作、多数双精度浮点操作都采用流水线方式体现其高性能、超标量的特点；PowerPC603R具有5个独立的流水线执行单元（分支处理单元、整型单元、浮点单元、读出/写入单元和系统寄存器单元）和2个寄存器文件（32个64bGPRS和32个64bFPRS）．PowerPC603R具有强大的指令和数据处理能力，采用分开的16k四路组相连的数据CACHE和指令CACHE使得数据访问和指令的提取可以出现在同一周期之中，取指令单元每周期可以从CACHE取2条指令，指令队列可以存放6条指令，对于未解决的条件转移进行可编程静态转移预测而且采用可编程写回（write-back）和写透（wirte-through）策略，PowerPC603R具有52b虚拟地址和32b物理地址，地址转换具有4k的页空间、不同的块的大小和256M的段空间，在PowerPC603R中采用一个64组两路组相连ITLB和DTLB，而且通过快速捕获装置支持软件表格查找操作和更新；在提高系统性能方面PowerPC603R具有一个带“猝发”（burst）转换的32或64b的分批处理外部数据总线而且支持一级地址流水和乱序的处理；在内置电源管理方面PowerPC603R采用3．3V的低比，PowerPC603R具有3种节电模式（DOZE/NAP/SLEEP）。
PowerPC603R低功耗技术的使用
动态功耗管理的设计在PowerPC603R中动态功耗管理模式是由软件实现的，在正常的工作状态下空闲的功能单元会受软件控制进入低能耗状态而不影响性能、软件执行或外部硬件。
动态功耗管理逻辑会自动操纵时钟再生器使处于空闲状态的功能块的时钟关断并v且禁止寄存器值的改变从而使平均功耗减少，试验表明使用动态管理功耗设计的603R能使其功耗减少15％。
时钟再生器的动态功耗管理设计PowerPC603的时钟再生器及其时序关系。
该时钟电路的3个输出分别是主锁存时钟C1，从锁存时钟C2和扫描端口时钟ACLK。
GCLK是整个片内时钟分布树中的全局时钟信号；OVERRIDE能够使局部电路的GCLK关断，该控制信号也是用于静态功耗管理模式以减小时钟功耗；C1＿TEST，C2＿TEST和SCAN＿C1是检测时钟输入
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