中文芯片手册样本Word文档格式.docx
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■ISP电路与IEEE原则兼容。
1532
MII51001-1.8
1-2第1章：
表1-1列出了MAXII系列特性。
f对于等效宏单元更多信息，请参阅MAXII逻辑元件
宏单元转换办法白皮书。
MAXII和MAXIIG设备是在三种不同速度级别-3，-4和-5，与
-3是最快。
同样，MAXIIZ器件提供两种速度级别：
-6，
-7，-6更快。
这些速度级别指整体相对
性能，而不是任何特定期序参数。
传播延迟定期
在每个速度级别和密度号码，请参阅直流和开关
MAXII器件手册特性篇章。
表1-2显示了MAXII器件速度级别产品。
表1-1MAXII系列特性
EPM240
EPM240G
EPM570
EPM570G
EPM1270
EPM1270G
EPM2210
EPM2210GEPM240ZEPM570Z
LE2405701,2702,210240570
典型等效宏单元1924409801700192440
等效宏单元范畴：
1282402405705701,2701,2702,210128240240570
UFM大小（位）8,1928,1928,1928,1928,1928,192
最大顾客I/O引脚8016021227280160
TPD1（NS）
（1）4.75.46.27.07.59.0
FCNT（兆赫）
（2）304304304304152152
TSU（NS）1.71.21.21.22.32.2
TCO（NS）4.34.54.64.66.56.7
表1-1：
（1）TPD1代表了一种引脚至引脚延时为最坏状况下，I/O放置一种完整对角线跨设备和组合逻辑途径
在一种单一，是相邻输出引脚LUT和实验室实行。
（2）最高频率时钟输入引脚I/O原则限制。
16位计数器临界延迟，运营速度比这个数。
表1-2MAXII速度级别
设备
速度级别
-3-4-5-6-7
VVV-
EPM2210G
EPM240Z---VV
EPM570Z---VV
第1章：
简介1-3
MAXII器件可提供节约空间FineLineBGA，科技FineLineBGA，
薄型四方扁平封装（TQFP）封装（请参阅表1-3和表1-3）。
MAXII器件
支持垂直迁移在同一种包（例如，您可以迁移
在256针FINELINEBGA之间EPM570，EPM1270和EPM2210器件
包）。
垂直迁移意味着你可以迁移到其专用设备
是相似引脚和JTAG引脚和电源引脚对于一种给定子集或超集
包跨设备密度。
在任何包最大密度最高
电源接脚数量，你必要Insection17出筹划最大密度包中
提供必要电源引脚迁移。
对于I/O引脚迁移跨越
密度，交叉引用可用I/O引脚器件引脚超时
筹划密度封装类型，以拟定哪些I/O引脚可以迁移。
Quartus®
II软件可以自动交叉引用，并把所有引脚为您
当给定一种设备迁移列表。
表1-3MAXII封装和顾客I/O引脚
68针
微
FINELINE
BGA
（1）
100针
TQFP
144针
256针
BGA
324针
-808080-----
-767676116-160160-
----116-212212-
-------204272
EPM240Z5480-------
EPM570Z-76---116160-
注意表1-3：
（1）只合用合用于无铅版本套件。
表1-4。
FineLineBGA，TQFP，MAXII和科技FINELINE网络BGA封装尺寸
包
间距（毫米）0.50.510.50.50.50.511
面积（平方毫米）253612125648449121289361
长×
宽
（毫米×
毫米）
5×
56×
611×
1116×
1622×
22×
711×
1117×
1719×
19
1-4第1章：
参照文献
MAXII器件具备一种内部线性稳压器，它支持外部
3.3V或2.5V电源电压，调节电源内部工作
只接受1.8V电压为1.8VMAXIIG和MAXIIZ器件外部
电源电压MAXIIZ器件引脚兼容，在与MAXIIG设备上
100针科技FINELINE网络BGA和256针科技FINELINEBGA封装。
以外
外部电源电压规定，MAXII和MAXIIG设备具备相似
插脚引线和时序规范。
表1-5显示了外部电源电压
MAXII系列支持。
本章引用文献下列文献：
■DC和开关特性一章中MAXII器件手册
■MAXII逻辑元件宏单元转换办法扩展功能白皮书
文档版本历史
表1-6显示了这一章修订历史。
表1-5MAXII外接电源电压
EPM240Z
EPM570Z
（1）
MultiVolt核心外部电源电压（VCCINT），，
（2）3.3V，2.5V1.8V
MultiVoltI/O接口电压电平（VCCIO），1.5V，1.8V，2.5V，3.3V1.5V，1.8V，2.5V，3.3V
表1-5：
（1）只接受MAXIIG和MAXIIZ器件VCCINT引脚1.8V，1.8-VVCCINT外部电源为设备核心。
（2）MAXII器件内部操作在1.8V。
表1-6文档版本历史
日期和版本修订变化进行了总结，
10月，
版本1.8
■更新“简介”某些。
■更新了新文献格式。
-
12月，
version1.7
■更新了表1-1至表1-5。
■增长了“参照文献”一节。
MAXIIZ信息更新文献。
1.6版
■添加文档修订历史记录-
8月，
1.5版本
■次要更新功能列表-
7月
版本1.4
■次要更新表-
简介1-5
6月，
1.3版本
■更新了表1-1中时序数-
1.2版
1.1版
1-6第1章：
MAXII架构2。
本章简介了MAXII器件体系构造，并包括
如下几种某些：
■“功能阐明”第2-1页
“■第2-4页逻辑阵列块”
■“第2-6页上”逻辑单元
■“多轨互连”第2-12页
■“第2-16页上”全球信号
■“顾客快闪记忆体区块”第2-18页
■“MultiVolt内核”在第2-22页
■第2-23页上“I/O构造”
功能阐明
MAX®
II器件包括一种二维行和列式架构
实现自定义逻辑。
行和列互连提供了信号互连
之间逻辑阵列模块（LAB）。
逻辑阵列构成实验室，10个逻辑单元（LE），每个LAB。
一种LE是一种
小逻辑单位提供顾客逻辑功能有效实行。
乳酸菌
被分组为在器件两端行和列。
多轨互联
提供迅速粒状实验室之间时间延迟。
迅速路由LES
提供了最低限度时间延迟，以增长层次逻辑与全局路由
互连构造。
MAXII器件I/O引脚被送入I/O单元（IOE）位于两端LAB
行和列周边设备。
每个IOE包括一种
双向I/O缓冲区各种先进性，功能。
我/O引脚支持施密特
触发器输入和Authoritymay-单端原则，如66兆赫32位PCI，和
LVTTL。
MAXII器件提供了一种全局时钟网络。
全局时钟网络由
4，推动整个器件全局时钟线，提供所有时钟
内移动设备资源。
全局时钟线条也可以用于控制信号
如清晰，预置，或输出使能。
MII510022.2
2-2第2章：
MAXII架构
图2-1显示了MAXII器件功能框图。
每个MAXII器件包括一种闪存块，在其平面布置图。
在
EPM240移动设备，该块位于该装置左侧。
EPM1270和EPM2210器件，闪速存储器块位于左下角
面积装置。
此快闪记忆体储存大某些被划分为
专用配备闪存（CFM）块。
CFM块提供非易失性
存储可用于所有SRAM配备信息。
在CFM
自动下载和配备逻辑和I/O上电时，
即时操作。
f对于上电时配备更多信息，请参阅热插拔
和上电复位MAXII器件一章，MAXII器件手册。
MAXII器件内快闪记忆体某些被划分为一种小
制止顾客数据。
该顾客闪存（UFM）模块批号提供了8,192位
通用顾客存储。
UFM提供可编程端口连接到
用于读取和写入逻辑阵列。
此相邻LAB有三个行
块，用列数不同设备。
表2-1显示了劳顾会在每个装置中行和列数目，以及
EPM570快闪记忆体领域中LAB相邻行和列数，
EPM1270，EPM2210设备。
长LAB行充分实验室扩展行
行I/O模块批号从一种侧面相邻短LAB行
UFM块;
作为劳顾会“列宽度，其长度显示。
如图2-1所示，MAXII器件框图
逻辑阵列
模块（LAB）
多轨
互连
逻辑
元素
IOE
IOEIOE
第2章：
MAXII架构2-3
图2-2显示了一种平面图，MAXII器件。
表2-1所示。
MAXII器件资源
设备UFM块LAB列
LAB行
龙LAB行总LAB
短LAB行
（宽）
（1）
EPM240164-24
EPM57011243（3）57
EPM127011673（5）127
EPM2210120103（7）221
注意表2-1：
（1）长度，宽度是指劳顾会列数。
图2-2MAXII器件平面布置图（注1）
注意：
图2-2：
（1）所示装置中，是一种EPM570装置。
EPM1270和EPM2210器件有一种类似平面布置图，与更多LAB。
EPM240设备，CFM
位于设备左侧和UFM块。
UFM座
CFM座
I/O模块
块
2GCLK
输入
2-4第2章：
逻辑阵列块
每个实验室由10个LE，LE进位链，LAB控制信号，本地互连，
查找表（LUT）链，以及寄存器链连接线。
有26种也许
独特投入，劳顾会，与此外10个本地反馈输入线供电LE
输出在同一种LAB。
本地互连传播信号LES
同一种实验室。
LUT链连接到相邻一种LELUT输出传送
LE迅速持续LUT连接在同一种LAB。
寄存器链
连接一种LE寄存器输出转移到相邻LE寄存器
劳顾会内。
II软件内实验室或有关逻辑
相邻LAB，容许使用地方，LUT链，和寄存器链连接
性能和面积效率。
图2-3显示了MAXII“劳顾会”。
LAB器
劳顾会本地互连驱动LE在同一种实验室。
劳顾会本地
互连是由行和列互连和LE在输出
相邻劳顾会，从左侧和右侧，也可以驱动一种LAB本地
互连通过DirectLink连接DirectLink连接功能
最大限度地减少了使用行和列互连，提供更高性能
和灵活性。
每个LE可以驱动30个LE本地和通过迅速DirectLink
互连。
图2-4显示DirectLink连接。
如图2-3所示。
，MAXIILAB构造
图2-3：
（1）从实验室到IOEs附近。
DirectLink
互连从
相邻LAB
或IOE
互连到
行互连
列互连
LAB局部互连
迅速I/O连接
国际雇主组织
（1）
LE0
LE1
LE2
LE3
LE4
LE6
LE7
LE8
LE9
LE5
逻辑元件
MAXII架构2-5
LAB控制信号
每个实验室都包括专门逻辑驱动控制信号，它LE。
控制
信号涉及时钟，两个时钟使能，两个异步清除，一种
同步清晰，异步预置/负载，同步负载，并
加/减控制信号，提供最多10个控制信号在一种时间。
虽然同步负载和明确信号时，普通都采用实行
计数器，。
CL1也可以用于其她功能。
时钟使能信号是联系在一起。
例如，任何LE在一种特定LAB使用
labclk1信号也使用labclkena1。
如果实验室使用上升沿和下降沿
一种时钟边沿，它也使用两个LAB-范畴内时钟信号。
置为无效时钟
在实验室范畴内时钟使能信号关闭。
每个实验室可以使用两个异步明确信号，和一种异步加载/预置
信号。
默认状况下中，QuartusII软件使用一种非门回推技术
达到预设值。
如果您禁用非门回推“选项，或指定一种给定寄存器
电高，使用QuartusII软件，然后使用预设
异步加载输入信号异步加载数据绑高。
随着宽，LAB-addnsub控制信号，一种单一，LE可以实现一比特加法器
和减法。
这样可以节约LE资源，提高逻辑功能性能
如有关和有符号乘法器，加法和交替
减法取决于数据。
劳顾会列时钟[3..0]，带动全局时钟网络，LAB本地
互连产生实验室范畴控制信号。
构造驱动LAB局部互连非全局控制信号产生。
多轨互连固有低偏移使时钟和控制信号
除了数据分布。
图2-5显示了实验室控制信号产生
电路。
图2-4。
DirectLink连接
劳顾会
向右
DirectLink互连从
正的确验室或IOE输出
左实验室或IOE输出
本地
左
2-6第2章：
逻辑单元
在MAXII架构，LE，逻辑最小单位是紧凑，并提供
先进功能，运用有效逻辑。
每个LE包括一种4输入LUT，
这是一种函数发生器，可以实现任何功能四个变量。
此外，每个LE包括一种可编程寄存器和进位链进行选取
能力。
一种单一LE还支持动态单位加法或减法模式
LAB-控制信号选取。
每个LE驱动所有类型互连：
本地，行，列，LUT链，寄存器链DirectLink互连。
看
图2-6。
如图2-5所示。
实验室范畴控制信号
labclkena1
labclk1labclk2
labclkena2
asyncload
或labpre
syncload
专用
劳顾会列
时钟
labclr1
labclr2
synclr
addnsub
4
MAXII架构2-7
每个LE可编程寄存器可以配备为D，T，JK或SR操作。
每
寄存器中有数据，真正异步加载数据，时钟，时钟使能，清晰，
异步加载/预置输入。
全球信号，通用I/O引脚，或任何
LE可以驱动寄存器时钟和明确控制信号。
无论是通用I/O
针或文献可以驱动时钟使能，预置，异步加载，和异步
数据异步加载数据输入来自DATA3输入LE。
为
组合功能，LUT输出旁路寄存器和驱动器直接连接到
LE输出。
每个LE有三个输出，带动地方，行和列布线资源。
“
LUT或寄存器输出可以独立地驱动这三个输出。
两个LE输出
驱动器列或行DirectLink路由连接和一种驱动器本地
互连资源。
这容许将LUT驱动一种输出，而寄存器
驱动一种输出。
该寄存器包装功能，提高了设备运用率
由于该设备可以使用寄存器和LUT无关功能。
另一
特殊包装模式容许寄存器输出反馈到LUT相似
LE，以便该寄存器扇出自己LUT包装。
这提供了另一种
机制，以提高拟合。
LE也可以驱除注册和
LUT输出未注册版本。
MAXIILE图2-6。
labclk1
labclk2
labpre/ALOAD
卡里-IN1
随身携带IN0
劳顾会随身携带
时钟和
时钟使能
选取
劳顾会进位
进位输出1
随身携带OUT0
查找
表
（LUT）
携带
链
行，列，
和DirectLink
路由
可编程
注册
PRN/ALD
CLRN
DQ
ENA
注册绕道
满
注册选取
芯片全
复位（DEV_CLRn）
同步
加载和
逻辑清晰
全LAB-
加载
清除
异步
清除/预设/
负载逻辑
DATA1
DATA2
DATA3
DATA4
LUT链
路由到下一LE
本地路由
产量
ADATA
反馈
路由从
此前LE
2-8第2章：
LUT链和寄存器链
除了劳顾会内三个通用布线输出LELUT
链和寄存器链输出。
LUT链连接容许在同一种LUT
劳顾会级联在一起宽输入功能寄存器链输出容许
注册在同一种劳顾会级联在一起。
寄存器链输出容许
劳顾会使用LUT，一种单一组合功能和寄存器被用于
一种不有关移位寄存器实现。
这些资源加快连接
实验室之间，同步节约了本地互连资源。
请参阅“多轨
电“第2-12页更多信息LUT链和寄存器链
连接。
addnsub信号
LE动态加法/减法器功能可以节约逻辑资源使用一组
个LE执行一种加法器和一种减法器。
此功能是由控制
LAB-，宽控制信号addnsub。
addnsub信号设立劳顾会执行下列任
A+B或A-BLUT计算加法，减法计算办法扩展功能是加入
2Entropy作者：
张敬码减法器。
劳顾会广泛信号转换为二进制
补充反转B̶位在实验室内设立进位为1，
添加一种至少有效位（LSB）。
加法器/减法器LSB（最低位），必要
放在第一LE劳顾会自动LAB-addnsub信号
设立进位中为1。
QuartusII编译器会自动将使用
升级会员 