毕业设计基于FPGA的等精度频率计的设计Word文件下载.docx
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1.绪论
21世纪人类将全面进入信息化社会，对微电子信息技术和微电子VLSI基
础技术将不断提出更高的发展要求，微电子技术仍将继续是21世纪若干年代中
最为重要的和最有活力的高科技领域之一。
而集成电路（IC）技术在微电子领
域占有重要的地位。
伴随着IC技术的发展，电子设计自动化（ElectronicDesign
Automation,EDA）己经逐渐成为重要设计手段，其广泛应用于模拟与数字电
路系统等许多领域。
EDA是指以计算机大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关开发软件，自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术[1]。
VHDL（超高速集成电路硬件描述语言）是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（TheInstituteofElectricalandElectronicsEngineers）的一种工业标准硬件描述语言。
相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top_Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。
从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。
数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差，可靠性差。
随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。
将使整个系统大大简化。
提高整体的性能和可靠性。
数字频率计是通信设备、音、视频等科研生产领域不可缺少的测量仪器。
采用VHDL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分外，其余全部在一片FPGA芯片上实现。
整个系统非常精简，且具有灵活的现场可更改性。
本文用VHDL在CPLD器件上实现一种8位数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且能对其他多种频率信号进行测量。
具有体积小、可靠性高、功耗低的特点。
1.1电子设计自动化（EDA）发展概述
1.1.1什么是电子设计自动化（EDA）
在电子设计技术领域，可编程逻辑器件（如PLD,GAL）的应用，已有了
很好的普及。
这些器件为数字系统的设计带来极大的灵活性。
由于这类器件可
以通过软件编程而对其硬件的结构和工作方式进行重构，使得硬件的设计可以
如同软件设计那样方便快捷。
这一切极大地改变了传统的数字系统设计方法、
设计过程、乃至设计观念。
纵观可编程逻辑器件的发展史，它在结构原理、集
成规模、下载方式、逻辑设计手段等方面的每一次进步都为现代电子设计技术
的革命与发展提供了不可或缺的强大动力。
随着可编程逻辑器件集成规模不断
扩大，自身功能的不断完善和计算机辅助设计技术的提高，在现代电子系统设
计领域中的EDA便应运而生了。
电子设计自动化（EDA）是一种实现电子系统或电子产品自动化设计的技术，它与电子技术、微电子技术的发展密切相关，吸收了计算机科学领域的大多数最新研究成果，以高性能的计算机作为工作平台，是20世纪90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。
EDA技术就是以计算机为工具，在EDA软件平台上，根据硬件描述语言HDL完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局线、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述，在EDA工具的帮助下和应用相应的FPGA/CPLD器件，就可以得到最后的设计结果。
尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效。
当然，这里的所谓EDA主要是指数字系统的自动化设计，因为这一领域的软硬件方面的技术已比较成熟，应用的普及程度也比较大。
而仿真电子系统的EDA正在进入实用，其初期的EDA工具不一定需要硬件描述语言。
此外，从应用的广度和深度来说，由于电子信息领域的全面数字化，基于EDA的数字系统的设计技术具有更大的应用市场和更紧迫的需求性。
1.1.2EDA的发展历史
EDA技术的发展始于70年代，至今经历了三个阶段。
电子线路的CAD（计算机辅助计）是EDA发展的初级阶段，是高级EDA系统的重要组成部分。
它利用计算机的图形编辑、分析和存储等能力，协助工程师设计电子系统的电路图、印制电路板和集成电路板图;
采用二维图形编辑与分析，主要解决电子线路设计后期的大量重复性工作，可以减少设计人员的繁琐重复劳动，但自动化程度低，需要人工干预整个设计过程。
这类专用软件大多以微机为工作平台，易于学用，设计中小规模电子系统可靠有效，现仍有很多这类专用软件被广泛应用于工程设计。
80年代初期，EDA技术开始设计过程的分析，推出了以仿真（逻辑模拟、定时分析和故障仿真）和自动布局与布线为核心的EDA产品，这一阶段的EDA已把三维图形技术、窗口技术、计算机操作系统、网络数据交换、数据库与进程管理等一系列计算机学科的最新成果引入电子设计，形成了CAE—计算机辅助工程。
也就是所谓的EDA技术中级阶段。
其主要特征是具备了自动布局布线和电路的计算机仿真、分析和验证功能。
其作用已不仅仅是辅助设计，而且可以代替人进行某种思维。
CAE这种以原理图为基础的EDA系统，虽然直观，且易于理解，但对复杂的电子设计很难达到要求，也不宜于设计的优化。
所以，90年代出现了以自动综合器和硬件描述语言为基础，全面支持电子设计自动化的ESDA（电子系统设计自动化），即高级EDA阶段、也就是目前常说的EDA。
过去传统的电子系统电子产品的设计方法是采用自底而上（Bottom_Up）的程序，设计者先对系统结构分块，直接进行电路级的设计。
这种设计方式使设计者不能预测下一阶段的问题，而且每一阶段是否存在问题，往往在系统整机调试时才确定，也很难通过局部电路的调整使整个系统达到既定的功能和指针，不能保证设计一举成功。
EDA技术高级阶段采用一种新的设计概念:
自顶而下（Top_Down）的设计程序和并行工程（Concurrentengineering）的设计方法，设计者的精力主要集中在所要电子产品的准确定义上，EDA系统去完成电子产品的系统级至物理级的设计。
此阶段EDA技术的主要特征是支持高级语言对系统进行描述，高层次综合（HighLevelSynthesis）理论得到了巨大的发展，可进行系统级的仿真和综合。
图1.1给出了上述三个阶段的示意图。
图1.1EDA发展阶段示意图
1.2基于EDA的FPGA/CPLD开发
我国的电子设计技术发展到今天，将面临一次更大意义的突破，即
FPGA/CPLD（FieldProgrammableGateArray，现场可编程门阵列/Complex
ProgrammableLogicDevice，复杂可编程逻辑器件）在EDA基础上的广泛应用。
从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结
构，但却是一种更高层次的循环，它在更高层次上容纳了过去数字技术的优秀
部分，对（MicroChipUnit）MCU系统是一种扬弃，在电子设计的技术操作
和系统构成的整体上发生了质的飞跃。
如果说MCU在逻辑的实现上是无限的
话，那么FPGA/CPLD不但包括了MCU这一特点，而且可以触及硅片电路线
度的物理极限，并兼有串、并行工作方式，高速、高可靠性以及宽口径适用性
等诸多方面的特点。
不但如此，随着EDA技术的发展和FPGA/CPLD在深亚微
米领域的进军，它们与MCU,MPU,DSP,A/D,D/A,RAM和ROM等独立
器件间的物理与功能界限已日趋模糊。
特别是软/硬IP芯核（知识产权芯核;
IntelligencePropertyCore，一种已注册产权的电路设计）产业的迅猛发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统（SOC）已经近在咫尺。
FPGA/CPLD以其不可替代的地位及伴随而来的极具知识经济特征的IP芯核产业的崛起，正越来越受到业内人士的密切关注。
1.2.1FPGA/CPLD简介
FPGA和CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功
能集成于一个单片集成电路中，其集成度已发展到现在的几百万门。
复杂可编
程逻辑器件CPLD是由PAL（ProgrammableArrayLogic，可编程数组逻辑）或
GAL（GenericArrayLogic，通用数组逻辑）发展而来的。
它采用全局金属互连
导线，因而具有较大的延时可预测性，易于控制时序逻辑;
但功耗比较大。
现
场可编程门阵列（FPGA）是由掩膜可编程门阵列（MPGA）和可编程逻辑器件
二者演变而来的，并将它们的特性结合在一起，因此FPGA既有门阵列的高逻
辑密度和通用性，又有可编程逻辑器件的用户可编程特性。
FPGA通常由布线资
源分隔的可编程逻辑单元（或宏单元）构成数组，又由可编程I/O单元围绕
数组构成整个芯片。
其内部资源是分段互联的，因而延时不可预测，只有编程
完毕后才能实际测量。
CPLD和FPGA建立内部可编程逻辑连接关系的编程技术有三种:
基于反熔丝技术的器件只允许对器件编程一次，编程后不能修改。
其优点是集成度、工作频率和可靠性都很高，适用于电磁辐射干扰较强的恶劣环境。
基于EEPROM内存技术的可编程逻辑芯片能够重复编程100次以上，系统掉电后编程信息也不会丢失。
编程方法分为在编程器上编程和用下载电缆编程。
用下载电缆编程的器件，只要先将器件装焊在印刷电路板上，通过PC,SUN工作站、ATE（自动测试仪）或嵌入式微处理器系统，就能产生编程所用的标准5V,3.3V或2.5V逻辑电平信号，也称为ISP（InSystemProgrammable）方式编程，其调试和维修也很方便。
基于SRAM技术的器件编程数据存储于器件的RAM区中，使之具有用户设计的功能。
在系统不加电时，编程数据存储在EPROM、硬盘、或软盘中。
系统加电时将这些编程数据实时写入可编程器件，从而实现板级或系统级的动态配置。
1.2.2用FPGA/CPLD进行开发的优缺点
我们认为，基于EDA技术的FPGA/CPLD器件的开发应用可以从根本上解
决MCU所遇到的问题。
与MCU相比，FPGA/CPLD的优势是多方面的和根本
性的:
（1）.编程方式简便、先进。
FPGA/CPLD产品越来越多地采用了先进的
IEEE1149.1边界扫描测试（BST）技术（由联合测试行动小组，JTAG开发）和
ISP（在系统配置编程方式）。
在+5V工作电平下可随时对正在工作的系统上的
FPGA/CPLD进行全部或部分地在系统编程，并可进行所谓菊花链式多芯片串
行编程，对于SRAM结构的FPGA，其下载编程次数几乎没有限制（如Altera
公司的FLEXIOK系列）。
这种编程方式可轻易地实现红外编程、超声编程或无
线编程，或通过电话线远程在线编程。
这些功能在工控、智能仪器仪表、通讯
和军事上有特殊用途。
（2）.高速。
FPGA/CPLD的时钟延迟可达纳秒级，结合其并行工作方式，在
超高速应用领域和实时测控方面有非常广阔的应用前景。
（3）.高可靠性。
在高可靠应用领域，MCU的缺憾为FPGA/CPLD的应用留
下了很大的用武之地。
除了不存在MCU所特有的复位不可靠与PC可能跑飞
等固有缺陷外，FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同
一芯片中，从而大大缩小了体积，易于管理和屏蔽。
（4）.开发工具和设计语言标准化，开发周期短。
由于FPGA/CPLD的集成规
模非常大，集成度可达数百万门。
因此，FPGA/CPLD的设计开发必须利用功
能强大的EDA工具，通过符合国际标准的硬件描述语言（如VHDL或
Verilog-HDL）来进行电子系统设计和产品开发。
由于开发工具的通用性、设计语言
的标准化以及设计过程几乎与所用的FPGA/CPLD器件的硬件结构没有关
系，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，它几乎
可用于任何型号的FPGA/CPLD中，由此还可以以知识产权的方式得到确认，并
被注册成为所谓的IP芯核，从而使得片上系统的产品设计效率大幅度提高。
由
于相应的EDA软件功能完善而强大，仿真方式便捷而实时，开发过程形象而
直观，兼之硬件因素涉及甚少，因此可以在很短时间内完成十分复杂的系统设
计，这正是产品快速进入市场的最宝贵的特征。
美国TI公司认为，一个ASIC80
%的功能可用IP芯核等现成逻辑合成。
EDA专家预言，未来的大系统的FPGA/
CPLD设计仅仅是各类再应用逻辑与IP芯核的拼装，其设计周期最少仅数分钟。
（5）.功能强大，应用广阔。
目前，FPGA/CPLD可供选择范围很大，可根
据不同的应用选用不同容量的芯片。
利用它们可实现几乎任何形式的数字电路
或数字系统的设计。
随着这类器件的广泛应用和成本的大幅度下降，FPGA/
CPLD在系统中的直接应用率正直逼ASIC的开发。
同时，FPGA/CPLD设计方法也有其局限性。
这主要体现在以下几点:
（1）.FPGA/CPLD设计软件一般需要对电路进行逻辑综合优化（LogicSynthesis&
Optimization），以得到易于实现的结果，因此，最终设计和原始设计之间在逻辑实现和时延方面具有一定的差异。
从而使传统设计方法中经常采用的一些电路形式（特别是一些异步时序电路）在FPGA/CPLD设计方法中并不适用。
这就要求设计人员更加了解FPGA/CPLD设计软件的特点，才能得到优化的设计。
（2）.FPGA一般采用查找表（LUT）结构（Xilinx）,AND-OR结构（Altera）或多路
选择器结构（Actel），这些结构的优点是可编程性，缺点是时延过大，造成原
始设计中同步信号之间发生时序偏移。
同时，如果电路较大，需要经过划分才
能实现，由于引出端的延迟时间，更加大了延迟时间和时序偏移。
时延问题是
ASIC设计当中常见的问题，要精确地控制电路的时延是非常困难的，特别是
在像FPGA/CPLD这样的可编程逻辑当中。
（3）.FPGA/CPLD的容量和I/O数目都是有限的，因此，一个较大的电路必
须经过逻辑划分（（LogicPartition）才能用多个FPGA/CPLD芯片实现，划分算法
的优劣直接影响设计的性能。
（4）.由于目标系统的PCB板的修改代价很高，用户一般希望能够在固定引出端分配的前提下对电路进行修改。
但在芯片利用率提高，或者芯片I/O引出端很多的情况下，微小的修改往往会降低芯片的布通率。
（5）.早期的FPGA芯片不能实现内存、模拟电路等一些特殊形式的电路。
最新的一些FPGA产品集成了通用的RAM结构。
但这种结构要么利用率不
高，要么不完全符合设计者的需要。
这种矛盾来自于FPGA本身的结构局限性，
短期内很难得到很好的解决。
（6）.尽管FPGA实现了ASIC设计的硬件仿真，但是由于FPGA和门阵列、
标准单元等传统ASIC形式的延时特性不尽相同，在将FPGA设计转向其它
ASIC设计时，仍然存在由于延时不匹配造成设计失败的可能性。
针对这个问
题，国际上出现了用FPGA数组对ASIC进行硬件仿真的系统（如Quickturn
公司的硬件仿真系统）。
这种专用的硬件仿真系统利用软硬件结合的方法，用
FPGA数组实现了ASIC快速原型，接入系统进行测试。
该系统可以接受指定
的测试点，在FPGA数组中可以直接观测（就像软件模拟中一样），所以大大
提高了仿真的准确性和效率。
1.3硬件描述语言（HDL）
硬件描述语言（HDL）是相对于一般的计算机软件语言如C,Pascal而言的。
HDL是用于设计硬件电子系统的计算机语言，它描述电子系统的逻辑功能、电
路结构和连接方式。
设计者可以利用HDL程序来描述所希望的电路系统，规
定其结构特征和电路的行为方式;
然后利用综合器和适配器将此程序变成能控
制FPGA和CPLD内部结构、并实现相应逻辑功能的门级或更底层的结构网表
文件和下载文件。
硬件描述语言具有以下几个优点:
a.设计技术齐全，方法灵
活，支持广泛。
b.加快了硬件电路的设计周期，降低了硬件电路的设计难度。
c.采用系统早期仿真，在系统设计早期就可发现并排除存在的问题。
d.语言设
计与工艺技术无关。
e.语言标准，规范，易与共享和复用。
就FPGA/CPLD开
发来说，VHDL语言是最常用和流行的硬件描述语言之一。
本次设计选用的就
是VHDL语言，下面将主要对VHDL语言进行介绍。
1.3.1VHDL语言简介
VHDL是超高速集成电路硬件描述语言的英文字头缩写简称，其英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage。
它是在70~80年代中由美国国防部资助的VHSIC（超高速集成电路）项目开发的产品，诞生于1982年。
1987年底，VHDL被IEEE（TheInstituteofElectricalandElectronicsEngineers）确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本（（IEEEstd1076-1987标准）之后，各EDA公司相继推出了自己的VHDL设计环境。
此后，VHDL在电子设计领域受到了广泛的接受，并逐步取代了原有的非标准HDL。
1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即ANSI/IEEEstd1076-1993版本。
1996年IEEE1076.3成为VHDL综合标准。
VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。
与其它的HDL相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。
强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
就目前流行的EDA工具和VHDL综合器而言，将基于抽象的行为描述风格的VHDL程序综合成为具体的FPGA和CPLD等目标器件的网表文件己不成问题。
VHDL语言在硬件设计领域的作用将与C和C++在软件设计领域的作用一样，在大规模数字系统的设计中，它将逐步取代如逻辑状态表和逻辑电路图等级别较低的繁琐的硬件描述方法，而成为主要的硬件描述工具，它将成为数字系统设计领域中所有技术人员必须掌握的一种语言。
VHDL和
升级会员 