FPGA 面试题.docx
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FPGA面试题
汉王笔试
下面是一些基本的数字电路知识问题，请简要回答之。
a）什么是Setup和Holdup时间？
b）什么是竞争与冒险现象？
怎样判断？
如何消除？
c）请画出用D触发器实现2倍分频的逻辑电路？
相当于过一拍取反一次。
如果是四分频，就用两个触发器，过两拍取反一次，以此类推
d）什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上，要用co门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。
同时在输出端口应加一个上拉电阻。
具体电路找。
e）什么是同步逻辑和异步逻辑？
整个设计中只有一个全局时钟成为同步逻辑。
多时钟系统逻辑设计成为异步逻辑。
f）请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。
g）你知道那些常用逻辑电平？
TTL与COMS电平可以直接互连吗？
逻辑电平：
有TTL、CMOS、LVTTL、ECL、PECLLVDS等电压有3.351.8等
TTL电平是个电压范围，规定输出高电平>2.4V,输出低电平<0.4V。
比如5V的CMOS，它要求的输入高低电平都大于5V的TTL的输出电平。
所以可以用CMOS电平驱动TTL电平器件，但是TTL电平驱动CMOS电平器件时须加上拉电阻。
TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
2、可编程逻辑器件在现代电子设计中越来越重要，请问：
a）你所知道的可编程逻辑器件有哪些？
FPGA（Field－ProgrammableGateArray），即现场可编程门阵列CPLD（ComplexProgrammableLogicDevice）复杂可编程逻辑器件
b）试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
always@（posedgeclkorposedgeclr）
begin
if（clr）q<=0;
elseif（en）q<=d;
end
q的位数定义为8位即可。
3、设想你将设计完成一个电子电路方案。
请简述用EDA软件（如PROTEL）进行设计（包括原理图和PCB图）到调试出样机的整个过程。
在各环节应注意哪些问题？
飞利浦－大唐笔试归来
1，用逻辑们和cmos电路实现ab+cd
2.用一个二选一mux和一个inv实现异或
画出真值表，然后就知道了。
3.给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Setup/holdtime是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setuptime.如不满足setuptime,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
时holdtime不够，数据同样不能被打入触发器。
4.如何解决亚稳态
5.用verilog/vhdl写一个fifo控制器
6.用verilog/vddl检测stream中的特定字符串
信威dsp软件面试题～
）DSP和通用处理器在结构上有什么不同，请简要画出你熟悉
的一种DSP结构图
2）说说定点DSP和浮点DSP的定义（或者说出他们的区别）
3）说说你对循环寻址和位反序寻址的理解
4）请写出【－8，7】的二进制补码，和二进制偏置码。
用Q15表示出0.5和－0.5
扬智电子笔试
第一题：
用mos管搭出一个二输入与非门。
第二题：
集成电路前段设计流程，写出相关的工具。
第三题：
名词IRQ,BIOS,USB,VHDL,SDR
第四题：
unix命令cp-r,rm,uname
第五题：
用波形表示D触发器的功能
第六题：
写异步D触发器的verilogmodule
第七题：
WhatisPCChipset?
第八题：
用传输门和倒向器搭一个边沿触发器
第九题：
画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。
华为面题
（硬件）
全都是几本模电数电信号单片机题目
1.用与非门等设计全加法器
2.给出两个门电路让你分析异同
3.名词:
sram,ssram,sdram
DRAM，动态随机存取存储器，需要不断的刷新，才能保存数据。
SRAM是StaticRandomAccessMemory的缩写，中文含义为静态随机访问存储器
SDRAM代表的是同步DRAM（SynchronousDRAM），这与SRAM是完全不同的。
4.信号与系统:
在时域与频域关系
5.信号与系统:
和4题差不多
6.晶体振荡器,好像是给出振荡频率让你求周期（应该是单片机的,12分之一周期..
..）
7.串行通信与同步通信异同,特点,比较
8.RS232c高电平脉冲对应的TTL逻辑是?
（负逻辑?
）
9.延时问题,判错
10.史密斯特电路,求回差电压
11.VCO是什么,什么参数（压控振荡器?
）
12.用D触发器做个二分颦的电路.又问什么是状态图
13.什么耐奎斯特定律,怎么由模拟信号转为数字信号
14.用D触发器做个4进制的计数
15.那种排序方法最快?
一、研发（软件）
用C语言写一个递归算法求N！
；
给一个C的函数，关于字符串和数组，找出错误；
防火墙是怎么实现的？
你对哪方面编程熟悉？
新太硬件面题
接着就是专业题目啦
（1）d触发器和d锁存器的区别
（2）有源滤波器和无源滤波器的原理及区别
（3）sram，falshmemory，及dram的区别？
（4）iir，fir滤波器的异同
（5）冒泡排序的原理
（6）操作系统的功能
（7）学过的计算机语言及开发的系统
（8）拉氏变换和傅立叶变换的表达式及联系。
d触发器和d锁存器的区别
触发器是靠时钟信号的边沿触发，锁存器是靠时钟信号电平触发。
1：
什么是同步逻辑和异步逻辑？
（汉王）
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
答案应该与上面问题一致
〔补充〕：
同步时序逻辑电路的特点：
各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：
电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：
同步电路和异步电路的区别：
同步电路：
存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：
电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：
时序设计的实质：
电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的而要求。
4：
建立时间与保持时间的概念？
建立时间：
触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。
保持时间：
触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。
不考虑时钟的skew，D2的建立时间不能大于（时钟周期T-D1数据最迟到达时间T1max+T2max）；保持时间不能大于（D1数据最快到达时间T1min+T2min）；否则D2的数据将进入亚稳态并向后级电路传播
5：
为什么触发器要满足建立时间和保持时间？
因
为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时
需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入
信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：
需要建立时间是因为触发器的D段像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来所存状态，从后级门传到前级门需要时间。
6：
什么是亚稳态？
为什么两级触发器可以防止亚稳态传播？
这也是一个异步电路同步化的问题，具体的可以参考《EDACN技术月刊20050401》。
亚
稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。
使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步
信号进行同步。
两级触发器可防止亚稳态传播的原理：
假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下
一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到
来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。
同步器有效的条件：
第一级触发器进入亚稳态后的恢复时间+第二级触发器的建立时间<=时钟周期。
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。
最保险的脉冲宽度是两倍同步时钟周期。
所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用
。
7：
系统最高速度计算（最快时钟频率）和流水线设计思想：
同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。
假设Tco是触发器的输入数据
被时钟打入到触发器到数据到达触发器输出端的延时时间；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。
假设数据已被时钟打入D触发
器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第
二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin=Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax=1/Tmin。
FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。
因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只
能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。
由于一般同步电路都大于一级锁存，而要使电
路稳定工作，时钟周期必须满足最大延时要求。
故只有缩短最长延时路径，才能提高电路的工作频率。
可以将较大的组合逻辑分解为较小的N块，通过适当的方法平
均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作
频率。
这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统
的工作速度可以加快，吞吐量加大。
注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。
8：
时序约束的概念和基本策略？
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。
通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。
附
加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。
附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分
组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PADTOPAD路径附加约束。
附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
9：
附加约束的作用？
作用：
1：
提高设计的工作频率（减少了逻辑和布线延时）；2：
获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因
此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3：
指定FPGA/CPLD的电气标准和引脚位置。
10：
FPGA设计工程师努力的方向：
SOPC，
高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。
随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高度集
成、低功耗、高可靠性、高可测、可验证性发展。
芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这
也是一些公司花大力气设计仿真平台的原因。
另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何
能够使芯片的功耗最低，据说altera、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。
高速串行IO的应用，也丰富了FPGA的应用范
围，象xilinx的v2pro中的高速链路也逐渐被应用。
总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。
11：
对于多位的异步信号如何进行同步？
对以一位的异步信号可以使用“一位同步器进行同步”，而对于多位的异步信号，可以采用如下方法：
1：
可以采用保持寄存器加握手信号的方法（多数据，控制，
地址）；2：
特殊的具体应用电路结构,根据应用的不同而不同
；3：
异步FIFO。
（最常用的缓存单元是DPRAM）
12：
FPGA和CPLD的区别？
FPGA是可编程ASIC。
ASIC:
专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC（ApplicaTIonSpecificIC）相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
CPLDFPGA
内部结构Product－termLook－upTable
程序存储
内部EEPROMSRAM，外挂EEPROM
资源类型
组合电路资源丰富
触发器资源丰富
集成度
低
高
使用场合
完成控制逻辑
能完成比较复杂的算法
速度
慢
快
其他资源
－PLL、RAM和乘法器等
保密性
可加密
一般不能保密
13：
锁存器（latch）和触发器（flip-flop）区别？
电平敏感的存储期间称为锁存器。
可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。
分为上升沿触发和下降沿触发。
可以认为是两个不同电平敏感的锁存器串连而成。
前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
14：
FPGA芯片内有哪两种存储器资源？
FPGA芯片内有两种存储器资源：
一种叫blockram,另一种是由LUT配置成的内部存储器（也就是分布式ram）。
Blockram由一定数量固定大小的存储块构成的，使用BLOCKRAM资源不占用额外的逻辑资源，并且速度快。
但是使用的时候消耗的BLOCKRAM资源是其块大小的整数倍。
15：
什么是时钟抖动？
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。
它是一个平均值为0的平均变量。
16：
FPGA设计中对时钟的使用？
（例如分频等）
FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。
需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时
钟的偏差和抖动，还会使时钟带上毛刺。
一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这
些也是对时钟逻辑操作的替代方案）。
17：
FPGA设计中如何实现同步时序电路的延时？
首先说说异步电路的延时实现：
异步电路一半是通过加buffer、两级与非门等（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。
在同步
电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟
一个时钟周期。
18：
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？
三种资源：
blockram;触发器（FF），查找表（LUT）；
注
意事项：
1：
在生成RAM等存储单元时，应该首选blockram资源；其原因有二：
第一：
使用blockram等资源，可以节约更多的FF和4-LUT等底层可编程单元。
使用blockram可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；第二：
blockram是一种可以配置的硬件结构，其可靠性和速度与用LUT和register构建的存储器更有优势。
2：
弄清FPGA的硬件结构，合理使用blockram资源；3：
分析blockram容量，高效使用blockram资源；4：
分布式ram资源（distributeram）
19：
Xilinx中与全局时钟资源和DLL相关的硬件原语：
常用的与全局时钟资源相关的Xilinx器件原语包括：
IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。
关于各个器件原语的解释可以参考《FPGA设计指导准则》p50部分。
20：
HDL语言的层次概念？
HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。
21：
查找表的原理与结构？
查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。
目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。
当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每
输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可
22：
ic设计前端到后端的流程和eda工具？
设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到与工艺有关的设计就是后端设计。
1：
规格制定：
客户向芯片设计公司提出设计要求。
2：
详细设计：
芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
目前架构的验证一般基于systemC语言，对价后模型的仿真可以使用systemC的仿真工具。
例如：
CoCentric和VisualElite等。
3：
HDL编码：
设计输入工具：
ultra，visualVHDL等
4：
仿真验证：
modelsim
5：
逻辑综合：
synplify
6：
静态时序分析：
synopsys的PrimeTime
7：
形式验证：
Synopsys的Formality.
23：
寄生效应在ic设计中怎样加以克服和利用（这是我的理解，原题好像是说，ic设计过
程中将寄生效应的怎样反馈影响设计师的设计方案）？
24：
用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出
carryout和next-stage？
process（sig_intel）
begin
casesig_intelis
when"000"=>carryout<='0';
next_state<='0';
when"001"=>carryout<='1';
next_state<='0';
when"010"=>carryout<='1';
next_state<='0';
when"011"=>carryout<='0';
next_state<='1';
when"100"=>carryout<='1';
next_state<='0';
when"101"=>carryout<='0';
next_state<='1';
when"110"=>carryout<='0';
next_state<='1';
when"111"=>carryout<='1';
next_state<='1';
whenothers=>carryout<='X';
next_state<='X';
endcase;
endprocess;
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