2-第二章-微电子材料与器件.ppt.Convertor.doc
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第二章微电子材料与器件
电导率介于金属和绝缘体之间的材料称为半导体。
完全纯净的半导体称为本征半导体。
共价键具有很强的结合力。
当T=0K（无外界影响）时，共价键中无自由移动的电子。
这种现象称本征激发。
N型半导体：
本征半导体中掺入少量五价元素构成。
P型半导体:
本征半导体中掺入少量三价元素构成。
2.2集成电路基础
由于N型半导体中有富裕的自由电子，而P型半导体中有富裕的自由的空穴，所以当P型和N型半导体接触时，P型半导体中的空穴就会向N型中扩散，而N型半导体中的电子向P型中扩散，结果是P型端带负电，而N型端带正电。
因而会形成内建电场，内建电场的方向从N型端指向P型端，从而又阻止电子和空穴的扩散。
最后，依靠电子和空穴浓度梯度的扩散和内建电场的电作用达到平衡，在接触面附近形成一个耗尽层，即p-n结。
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利用掺杂工艺，把P型半导体和N型半导体在原子级上紧密结合，P区与N区的交界面就形成了PN结。
2.2.2双极型晶体管
由两个相距很近的PN结组成
又称三极管
18
NPN晶体管的偏置情况
在正常使用条件下，晶体管发射结加正向小电压，称为正向偏置；收集结加反向大电压，称为反向偏置。
具有放大信号的功能。
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2.2.3场效应晶体管（FET）
场效应晶体管分类
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S－源极；G－栅极；D－漏极
MOS场效应晶体管的结构
N沟MOSFET，电位低的一端为源，电位高的为漏；
P沟MOSFET，电位高的一端为源，电位低的为漏；
MOS场效应晶体管
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结型场效应管
金属半导体场效应管
N
N
22
2.2.4集成电路发展简史
58年，锗IC
59年，硅IC
61年，SSI（10~100个元件/芯片）
62年，MOSIC
63年，CMOSIC
64年，线性IC
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65年，MSI（100~1000个元件/芯片）
69年，CCD
70年，LSI（1000~10万个元件/芯片），1KDRAM
71年，8位MPUIC，4004
72年，4KDRAM，I2LIC
77年，VLSI（10万~1000万个元件/芯片），64KDRAM，
16位MPU
80年，256KDRAM，2mm
84年，1MDRAM，1mm
85年，32位MPU，M68020
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86年，ULSI（1000万~10亿个元件/芯片），
4MDRAM（8×106,91mm2,0.8mm,150mm），
于89年开始商业化生产，95年达到生产顶峰。
88年，16MDRAM（3×107,135mm2,0.5mm,200mm），
于92年开始商业化生产，97年达到生产顶峰。
91年，64MDRAM（1.4×108,198mm2,0.35mm,200mm），
于94年开始商业化生产，99年达到生产顶峰。
92年，256MDRAM（5.6×108,400mm2,0.25mm,200mm），
于98年开始商业化生产，2002年达到生产顶峰。
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（
95年，GSI（>10亿个元件/芯片），
1GDRAM（2.2×109,700mm2,0.18mm,200mm），
2000年开始商业化生产，2004年达到生产顶峰。
97年，4GDRAM（8.8×109,986mm2,0.13mm,300mm），
2003年进入商业化生产。
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人的大脑：
约有140亿个脑细胞，每个脑细胞可完成“异或”或“或非”功能，长度约为150mm，消耗的能量约为0.2pJ。
比一比！
大规模集成技术：
可在14cm2的面积上制作出140亿个具有同样功能的器件，每个器件的长度约为15mm，消耗的能量约为0.005pJ，工作寿命可达10亿小时以上。
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集成电路工业发展的第一定律即所谓摩尔定律。
Intel公司的创始人之一戈登·摩尔先生在1965年4月19日发表于《电子学杂志》上的文章中提出，集成电路的能力将每年翻一番。
1975年，他对此提法做了修正，称集成电路的能力将每两年翻一番。
摩尔定律现在的表达是：
在价格不变的情况下，集成电路芯片上的晶体管数量每18个月翻一番，即每3年乘以4。
2.2.5集成电路的发展规律
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集成电路工业发展的另一些规律为
建立一个芯片厂的造价也是每3年乘以4；
线条宽度每6年下降一半；
芯片上每个器件的价格每年下降30%~40%；
晶片直径的变化：
60年：
0.5英寸，65年：
1英寸，
70年：
2英寸，75年：
3英寸，80年：
4英寸，
90年：
6英寸，95年：
8英寸（200mm），
2000年：
12英寸（300mm）。
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2.2.6集成电路分类
按集成电路功能：
数字集成电路和模拟集成电路
按结构形式分类：
半导体集成电路、膜集成电路和
混合集成电路
按有源器件类型和工艺：
双极型集成电路和MOS
集成电路
按规模大小分类：
小规模、中规模、大规模、超大
规模、甚大规模、巨大规模。
指在一块玻璃或陶瓷基片上，用膜形成技术和光刻技术等形成的多层金属和金属氧化物膜构成电路中全部元器件及其互联而实现某种电路功能的集成电路。
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2.2.7集成电路的发展展望
目标：
集成度、可靠性、速度、功耗、成本
努力方向：
线宽、晶片直径、设计技术
1992
1995
1998
2001
2004
2007
比特/芯片
16M
64M
256M
1G
4G
16G
特征尺寸（μm）
0.5
0.35
0.25
0.18
0.12
0.07
晶片直径（mm）
200
200
200~400
200~400
200~400
200~400
美国1992~2007年半导体技术发展规划
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美国1997~2012年半导体技术发展规划
1997
1999
2001
2003
2006
2009
2012
比特/芯片
256M
1G
4G
16G
64G
256G
特征尺寸（μm）
0.25
0.18
0.15
0.13
0.1
0.07
0.05
晶片直径（mm）
200
300
300
300
300
450
450
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我国国防科工委对世界硅微电子技术发展的预测
2000
2010
2020
集成度
1G
64G
256G
特征尺寸（μm）
0.18
0.10~0.07
0.05~0.01
晶片直径（mm）
300
400
450
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可以看出，专家们认为，至少在未来10年内，IC的发展仍将遵循摩尔定律，即集成度每3年乘以4，而线宽则是每6年下降一半。
硅技术过去一直是，而且在未来的一段时期内也还将是微电子技术的主体。
目前硅器件与集成电路占了2000多亿美元的半导体市场的95%以上。
硅微电子技术发展的几个趋势
1、单片系统集成（SOC）
2、整硅片集成（WSI）
3、半定制电路的设计方法
4、微电子机械系统（MEMS）
5、真空微电子技术
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硅技术以外的半导体微电子技术发展方向
1、GaAs技术
电子漂移速度快（硅的5.7倍），抗辐射能力强，因此在武器系统中有重要作用。
2、GeSi/Si异质结技术
与目前已极为成熟的硅工艺有很好的兼容性，但可制成比硅器件与集成电路频率更高，性能更好的器件与集成电路，被誉为第二代硅技术。
3、宽禁带材料及器件技术
主要有SiC与GaN材料，主要优点是工作温度可高达300摄氏度以上，因此在军用系统中有重要的应用价值。
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2.2.8集成电路发展面临的问题
1、基本限制
如热力学限制。
由于热扰动的影响，对数字逻辑系统，开关能量至少应满足ES>4kT=1.65×10-20J。
当沟道长度为0.1mm时，开关能量约为5×10-18J。
在亚微米范围，从热力学的角度暂时不会遇到麻烦。
又如加工尺度限制，显然原子尺寸是最小可加工单位，但现在的最小加工单位远远大于这个数值。
2、器件与工艺限制
3、材料限制
硅材料较低的迁移率将是影响IC发展的一个重要障碍。
4、其他限制
包括电路限制、测试限制、互连限制、管脚数量限制、散热限制、内部寄生耦合限制等。
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2.2.9集成电路基本工艺技术
器件设计芯片制造封装
电路设计
材料制备
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Crystal
Growth
Slicing
GraphiteHeater
SiMelt
SiCrystal
Polishing
Wafering
HighTemp.
Annealing
Furnace
AnnealedWafer
DefectFree
Surfaceby
Annealing
（SurfaceImprovement）
SurfaceDefect
Map
PolishedWafer
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横向加工：
图形的产生与转移（又称为光刻，包括曝光、显影、刻蚀等）。
纵向加工：
掺杂（扩散、离子注入、中子嬗变等），薄膜制备（蒸发、溅射、热氧化、CVD等）。
在大规模集成电路制造过程中，光刻是最复杂、最昂贵和最关键的技术。
光刻的成本占了总制造成本的1/3以上。
在集成电路制造技术的发展过程中，光刻技术的贡献约占2/3。
芯片制造
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涂光刻胶（正）
选择曝光
热氧化
SiO2
工艺流程举例（PN结的制造）
40
去胶
掺杂
显影（第1次图形转移）
刻蚀（第2次图形转移）
N
P
41
蒸发镀Al膜
光刻Al电极
CVD淀积SiO2膜
光刻引线孔
42
S
G
D
N沟道硅栅MOSFET剖面图
P
N
N
43
CMOS结构剖面图
2.3.1衬底材料
锗（Ge）是最早用于集成电路的衬底材料。
Ge的优点：
载流子迁移率比硅高；
在相同条件下，具有较高的工作频率、较低的饱和压降、较高的开关速度和较好的低温性能。
Ge的缺点：
最高工作温度只有85℃，Ge器件热稳定性不如硅；
Ge无法形成优质的氧化膜；
Ge中施主杂质的扩散远比受主杂质快，工艺制作自由度小。
Ge禁带宽度0.72eV
Si禁带宽度1.1eV
47
水平布里奇曼法示意图
用途：
Ge、GaAs、GeSe、GeTe、ZnS等单晶制备
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硅（Si）是今后相当长时间内集成电路的衬底材料。
硅的优点：
Si器件的最高工作温度可达200℃；
高温下可氧化生成二氧化硅薄膜；
受主和施主杂质扩散系数几乎相同；
Si在地壳中的储量非常丰富，Si原料是半导体原料中
最便宜的。
硅材料发展趋势：
晶片直径越来越大
缺陷密度越来越小
表面平整度越来越好
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单晶硅的制备过程
石英砂®粗硅（工业硅）®高纯多晶硅®单晶硅
纯度95～99％纯度99.9999999％
直拉法
优点：
不受容器限制，克服应力导致晶体缺陷的缺点；籽晶旋转，克服熔体温度不均匀性引起的非均匀凝固。
用途：
Si、Ge、GaAs单晶制备。
可批量生产300mm硅单晶，350mm的硅单晶制备也已成熟。
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区熔法
优点：
制备过程中熔体不与任何器物接触；熔区体积很小，不需要保温隔热系统。
杂质对晶体的玷污很小。
用途：
Si、GaAs单晶制备。
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绝缘层上硅SOI（silicononinsulator,SOI）是一种新型的硅芯片材料。
SOI结构：
绝缘层/硅
硅/绝缘层/硅
优点：
减少了寄生电容，提高了运行速度（提高20～35％）
具有更低的功耗（降低35～70％）
消除了闩锁效应
抑制了衬底的脉冲电流干扰
与现有硅工艺兼容，减少了13～20％工序
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绝缘层上硅SOI制备技术
注氧隔离技术（SeparationbyImplantedOxygen，SIMOX）
此技术在普通圆片的层间注入氧离子经超过1300℃高温退火后形成隔离层。
该方法有两个关键步骤：
高温离子注入和后续超高温退火。
键合再减薄的BESOI技术（BondandEtchback）
通过硅和二氧化硅键合（Bond）技术，两个圆片能够紧密键合在一起，并且在中间形成二氧化硅层充当绝缘层。
这个过程分三步来完成。
第一步是在室温的环境下使一热氧化圆片在另一非氧化圆片上键合；第二步是经过退火增强两个圆片的键合力度；第三步是通过研磨、抛光及腐蚀来减薄其中一个圆片直到所要求的厚度。
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键合技术工艺过程
54
绝缘层上硅SOI制备技术
注氢智能剥离技术（SmartCut）
1995年，MBruel利用键合和离子注入技术的优点提出了智能剥离（Smart-Cut）技术。
它是利用氢离子注入到硅片中，形成具有气泡层的注氢片，与支撑硅片键合（两个硅片中至少有一片的表面带有热氧化的SiO2覆盖层），经适当的热处理使注氢片从气泡层处完整裂开，形成SOI结构。
注氢智能剥离工艺过程
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绝缘层上硅SOI制备技术
注氧隔离和键合的SimbondSOI技术
利用氧离子注入产生的一个分布均匀的离子注入层，并在退火过程中形成二氧化硅绝缘层。
此二氧化硅绝缘层用来充当化学腐蚀阻挡层，可对圆片在最终抛光前器件层的厚度及其均匀性有很好的控制。
由于在此工艺中，表层硅的均匀性由氧离子注入工艺来控制，因此，顶层硅均匀性很好。
同时，绝缘埋层的厚度可随意调节。
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2.3.2栅结构材料
包括栅绝缘介质和栅电极材料。
栅绝缘介质：
缺陷少、漏电流小、抗击穿强度高、稳定性好、与Si有良好的界面特性、界面态密度低。
二氧化硅
氮氧化硅
高k材料
可有效防止硼离子扩散、高介电常数、低漏电流密度、高抗老化击穿特性
增加介质层物理厚度、减小隧穿电流
如：
Ta2O5、TiO2、（Sr，Ba）TiO3等
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栅电极材料：
串联电阻小，寄生效应小。
Al
多晶硅
Polycide/Salicide
不能满足高温处理的要求
电阻率高
多晶硅/金属硅化物（TiSi2、WSi2）
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2.3.3互连材料
用平面工艺制作的单个器件必须用导线相互连接起来，称为互连。
工艺（减法工艺）：
首先去除接触孔处的SiO2层以暴露硅，然后用PVD（物理气相沉积）在表面沉积一层金属实现互连。
互连材料包括金属导电材料和相配套的绝缘介质材料。
传统的导电材料用铝和铝合金，绝缘材料用二氧化硅。
然而，目前多层互连技术已成为VLSI和甚大规模集成电路（ULSI）制备工艺的重要组成部分。
当前0.18μm高性能ULSI（例如CPU）已具有多达7 层的铜互连线。
因此，寻求较低电阻率的金属互连线材料和较低介电常数的绝缘材料已成为深亚微米和纳米器件的一大研究方向。
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多层互连结构
集成度增加
互连层数增加
互连引线面积、电阻增大
互连时延增加、信号衰减
优化互连布线设计
采用新的互连材料
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Cu优点：
（1）铜的电阻率为1.7μΩ/cm，铝的电阻率为3.1μΩ/cm；
（2）铜连线的寄生电容比铝连线小；
（3）铜连线的电阻小，铜连线IC功耗比铝连线IC功耗低；
（4）铜的耐电迁移性能远比铝好，有利于IC可靠性的提高；
（5）铜连线IC制造成本低。
比铝连线IC工艺减少了约20%～30%的工序，特别是省略了腐蚀铝等难度较大的瓶颈工序；
（6）铜连线有更小的时钟和信号畸变，改善了片上功率分配。
铜连线的布线层数目比铝连线少。
因此Cu是一种比较理想的互连材料。
问题
Cu污染问题形成铜硅化物布线问题解决办法:
双镶嵌技术
低k介质层间绝缘材料
低k介质指介电常数较低的材料，多层互连中用它来取代传统的SiO2作为层间绝缘。
它可在不降低布线密度的条件下，有效地减小互连电容值，使芯片工作速度加快、功耗降低。
目前最有前途和有可能应用的低 k介质是：
①新型的掺碳氧化物，它可提高芯片内信号传输速度并降低功耗，该氧化物通过简单的双层堆叠来设置，易于制作；
②多孔Si低k 绝缘介质；
③黑金刚石，一种无机和有机的混合物；
④超薄氟化氮化物，它加上由有机层构成的隔离薄膜，使得铜扩散减少一个数量级或更多，从而增强多层互连芯片工作的可靠性。
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2.3.4钝化层材料
钝化是在不影响集成电路性能的情况下，在芯片表面覆盖一层绝缘介质薄膜，减少外界环境对集成电路的影响，使集成电路可以长期安全有效地工作。
双极型集成电路SiO2材料
MOS集成电路
PSG（磷硅玻璃）/SiO2双层结构优：
阻挡Na＋污染，缺：
腐蚀金属引线
Si3N4材料优：
解决污染和水气问题，缺：
应力大
SiOxNy复合材料优：
致密性好，应力小
2.3.5封装材料
为了抵御外部的侵扰（包括极端温度、振动、腐蚀、污染等）保证集成电路元器件的正常工作，同时防止对其它元器件和人体的伤害，需要对元器件进行封装。
封装材料
塑料封装：
成本低
金属封装：
密封性好、电磁屏蔽，成本高
陶瓷封装：
导热性好，绝缘性好，成本低
玻璃封装：
小型电路的扁平封装
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