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DSP结课论文
《DSP技术概论》期末报告
题目：
基于TMS320VC5416的GPS解调器硬件平台设计应用
学院：
电气与电子信息工程学院
专业班级：
11电信本一
学号：
201140210103
学生姓名：
李海龙
指导教师：
叶天凤
2012年11月25日
目录
1.DSP概述2
1.1TMS320C54x系列芯片特点2
2.TMS320VC5416的体系结构2
2.1总线结构3
2.2内部存储器3
3.基于TMS320C5416的GPS解调器硬件平台搭建5
3.1硬件系统设计5
3.2硬件系统平台搭建6
4.DSP基本电路设计7
4.1仿真口设计7
4.2复位电路设计7
4.3时钟电路设计8
4.4电源电路设计9
4.4.1电平转换设计9
4.4.2电源电路设计10
4.4.3电源监控电路设计11
5.DSP系统各关键模块设计11
5.1DSP存储器扩展模块设计与实现11
5.1.19VF800AFLASH存储器12
5.1.2FLASH接口电路设计原理12
5.1.3FLASH接口电路实现12
6.课程小结
参考文献13
1.DSP概述
1.1TMS320C54x系列芯片特点
TMS320C54x是TI公司1996年推出的新一代16位定点DSP产品,它采用先进的哈佛结构,片内集成8条总线（1条程序存储器总线、3条数据存储器总线和4条地址总线）、在片存储器和在片复用外设。
速度由30～532MIPS不等。
是为实现低功耗、高性能而设计的定点DSP芯片，该系列芯片的内部结构（图2.1）及指令系统都是全新设计的，它的主要特点如下:
（1）运算速度快。
VC5416指令周期为6.25ns。
（2）优化的CPU结构。
它内部有1个40位的算术逻辑单元，2个独立的40位的累加器，1个17x17的乘法器和1个40位的桶形移位器，4条内部总线和2个地址产生器。
另外，内部还集成了维特比译码器，用于提高维特比编译码的速度。
（3）低功耗方式。
TMS320C5x的主要特点是低功耗，可以在3.3V或2.7V工作，有三中种低功耗方式:
IDLE1、IDLE2、IDLE3，可以节省DSP的功耗。
（4）智能外设。
除了标准的串行口和时分复用（TDM）串行口外，还提供了自动缓冲串行口BSP（auto-BufferedSerialPort）和与外部处理器通信的HPI（HostPortInterface）接口。
BSP可提供2K字数据缓冲的读写能力，降低处理器的额外开销，当指令周期是6.25ns时，BSP的最大数据吞吐量为160Mbit/S，即使在IDLE方式下，BSP也可以全速工作。
而且HPI可以与外部标准的微处理器直接接口。
TMS320VC5416（在后面的介绍均使用简称VC5416）处理器在本系列中处于先进水平。
它具有运算速度快，内部存储空间大，外部接口性能好等优点。
所以设计种选择了技术上比较先进，价格又较便宜的VC5416作为硬件开发对象。
下面我结合VC5416的实际情况，简单介绍该芯片的体系结构。
2.TMS320VC5416的体系结构
VC5416共有144个引脚，其中有23根地址线A0~A22，16根数据线D0~D15，4个外部可屏蔽引脚INT0~INT3和一个不可屏蔽中断引脚BIO叫，剩下的引脚则分成以下几类：
存储器控制引脚，时钟/晶振引脚，多通道缓冲串口引脚，主机接口通讯引脚，电源引脚，初始化和复位引脚，通用输入/输出引脚，以及用于测试的IEEE1149.1标准JTAG口（IEEE1149.1对JTAG接口标准作了修正,为5线接口。
在片JTAG接口为用户对DSP的仿真提供了更便捷的串行工作方式。
）。
和通用的微处理器相比，DSP芯片的硬件资源主要用于DSP的处理功能，因此I/O引脚数相对较小。
2.1总线结构
VC5416体系结构由8条主要的16位总线（4条程序/数据总线和4地址总线）构成：
（1）程序总线（PB）：
从程序存储器装载指令码和立即操作数。
（2）3条数据总线（CB，DB，EB）：
负责将片上的各个不同的部分相互连接，例如CPU，数据地址产生逻辑，程序地址产生逻辑，片上外设和数据存储器。
其中，CB和DB传送从数据存储器读取的操作数。
EB传送写到存储器的数据。
（3）4条地址总线（PAB，CAB，DAB，EAB）：
负责装载指令执行所需要的地址。
PB能加载保存于程序存储空间的操作数（如系数表:
）到乘法器和加法器进行乘一加操作或利用数据移动指令（MVPD和READA）把操作数移动到数据存储空间的目的地址中。
这种性能，与双操作数读取的特性一起，使VC5416支持单周期三操作数指令。
VC5416还有一条双向的片上总线用于访问片上外设。
这条总线轮流使用DB和EB与CPU连接。
2.2内部存储器
VC5416存储器被组织成三个独立的可选择的空间:
程序存储空间、数据存储空间和1/0空间。
大小都是64K，总共是192K大小。
包括随机存储器（RAM）和只读存储器（ROM）。
其中，RAM是双存取访问RAM（DARAM）。
DARAM被组织在一些块上，因为每个DARAM块能够在单机器周期中被访问两次，结合并行的体系结构，使得VC5416得以在一个指定的周期内完成4个并发的存储器操作:
一个取指操作、两个数据读操作和一个数据写操作。
DARAM总是被映射到数据存储空间上，也可被映射进程序存储空间用于保存程序代码。
VC5416的26个
CPU寄存器和片上外设寄存器被映射在数据存储空间。
VC5416提供了三个控制位用于在存储空间中配置片上存储器，利用这三个控制位可以设置片上存储器怎样配置到不同存储空间，指定是配置到程序存储空间还是数据存储空间。
以上通过设置处理器模式状态寄存器（PMST）中的状态位，可以进行调整。
（1）MP/MC位：
当MP/MC=1时，禁止片上ROM配置到VC5416的程序存储空间中，即微处理器模式；
当MP/MC=0时，允许片上ROM配置到VC5416的程序存储空间中，即微计算机模式。
（2）OVYL位：
当OVYL=1时，片上RAM配置到程序和数据存储空间中；
当OVYL=0时，片上RAM仅配置到数据存储空间。
（3）DROM位:
当DROM=1时，片上ROM配置到程序和数据存储空间。
当DROM=O时，片上ROM不配置到数据存储空间。
DROM与MP/MC状态无关。
1：
程序存储空间
当芯片复位时，复位和中断向量分配在FF80h开始的程序存储空间，VC5416也允许中断向量表重定位到任意一个128字的边界上，这让使用者可以将中断向量表从自举ROM中移出来，然后再从存储器映射中移去ROM。
片内ROM有128字是用于器件测试的代码（下表2.1中的保留段），其地址是程序空间的OXFF00h到OXFF7Fh，在掩膜时应避开这段区间。
在VC5416片上的ROM中，固化有以下内容:
（1）完成从串口、外部存储器、UO端口或主机接口进行自举加载功能的程序代码;
（2）256个字的p率扩展表;
（3）256个字的A率扩展表;
（4）256个字的正弦表;
（5）256个字的A率扩展表;
（6）256个字的正弦表;
（7）中断向量表。
其中，片上ROM中固化的sine表，在程序中有着更广泛的应用价值。
VC5416利用页扩展的方式可以扩展程序存储器，最多达8MB。
为了实现页扩展，VC5416提供了一些增强的特性：
（1）23条地址线，可扩展8M的程序存储空间；
（2）一个额外的存储器映射寄存器（外部地址扩展寄存器）扩展程序计数器XPC,初始化时XPC为0；
（3）6条额外的指令，用于寻址扩展的程序存储空间。
TMS320VC5416有128页存储空间，每页64K。
当片上RAM配置到程序存储空间后，扩展程序存储器的所有页被分为两个部分：
共享部分和独立部分。
共享部分在任何一页都可以访问，独立部分则仅在特定页中访问。
当片上ROM可以访问时，ROM配置到程序空间的第0页，在其他页中不能访问片上ROM。
芯片通过XPC的值来
访问程序存储器的各个页，XPC作为存储器映射寄存器被放到数据存储器的
OO1Eh处
2：
数据存储空间
VC5416可以寻址64K的数据存储空间。
片上的ROM、双存取RAM（DARAM）可以通过软件配置到数据存储空间中，芯片在访问存储器时会自动访问这些单元，当DAGEN（数据地址产生器）产生了不在片上存储器的地址时，会自动产生一个外部总线操作。
一般，将片上ROM配置到数据存储空间，需要修改PMST寄存器的DROM位，来允许将片上ROM当作数据存储器访问。
VC5416的数据存储器第0页的O000h一O07Fh存放着存储器映射寄存器，内容包括:
（1）无等待状态访问的CPU寄存器（共26个）。
（2）片上外设的控制和数据寄存器，存放在OO2Oh一005Fh的地址中。
（3）用于补充的大个字的DARAM，这就不必将较大的RAM块分成小碎片。
3:
I/O空间
VC5416提供了64K的I/O空间，寻址范围是00000H一OFFFFH，作用是与片外设备连接。
PORTR和PORTW两条指令可以访问这段存储空间。
它适用于访问映射到1/0空间的设备而不是存储器。
4：
数据存储器寻址
VC5416提供了七种基本的寻址方式:
立即寻址、绝对寻址、累加器寻址、直接寻址、间接寻址、存储器映射寄存器寻址、堆栈寻址。
5：
程序存储器寻址
PC存器一般用于程序存储器寻址，由程序存储器地址产生逻辑（APGEN）加载。
大多数情况下，APGEN在取指之后连续增加PC值，但当遇到非顺序的操作，如:
跳转、调用、返回、条件操作、指令重复、复位和中断时，PC值产生非连续的变化。
6：
流水线操作
VC5416的流水线一共有6级。
流水线的每一级都是独立运行的，一个周期可以由六条指令处于流水线上的不同阶段。
当PC值出现非连续的变化时，如跳转、调用和返回，一条或多条流水线上的指令会被放弃。
7：
片上外设
C54x包含有结构相同的CPU，但是CPU连接不同的片上外设，从下面的功能框图中可以看出VC5416包括的外设有:
通用目的输出引脚（BIO和XF）、软件等待状态发生器、可编程存储器切换逻辑、并行口、硬件定时器、3个多通道缓冲串行口McBSP：
8：
外部总线接口
VC5416能寻址64K的数据存储器、64K的程序存储器（可外部扩展）和64K的I/0空间。
任何对外部存储器或I/O设备的访问都要使用外部总线接口。
外部总线接口的READY引脚和片上的软件等待状态发生器保证处理器能够与各种速度不同的外部设备连接。
外部总线接口的HOLD方式允许其他设备占用VC5416的外部总线。
这样，外部设备就可以访问VC5416的程序存储器、数据存储器和I/O空间上的资源。
9：
IEEE1149.1标准的逻辑扫描电路
具有符合IEEE1149.1标准的在片JATG接口，用于开发应用系统芯片的仿真和测试。
3.基于TMS320C5416的GPS解调器硬件平台搭建
3.1硬件系统设计
第一步：
确定硬件实现方案
通常在设计初要考虑系统性能指标（明确自己做什么，所设计的系统要实现怎样的功能）、工期（考虑可能遇到的问题，计算出大约需要多长时间）、成本（能不能提供设计所需要的器件）、体积和功耗核算等因素的基础上，综合的考虑其可行性，从而选择系统的最优硬件实现方案。
第二步：
器件的选择
设计硬件系统首先要考虑的就是选择什么样的DSP处理芯片芯片，再就是选择外围芯片，最基本的是存储器、电源、逻辑控制器件、通信、人机接口（键盘、显示器）、总线等基本外设。
（1）DSP芯片的选择
首先要根据系统对运算量的需求来选择；其次要根据系统所应用领域来选择合适的DSP芯片；最后要根据DSP的片上资源、价格、外设配置以及与其他元部件的配套性等因素来选择。
（2）存储器的选择
常用的存储器有SRAM、EPROM、E2PROM和FLASH等。
一般我们是利用DSP的扩展接口进行数据存储器、程序存储器和I/O空间的配置。
在设计时要考虑存储器映射地址、存储器容量和存储器速度等。
可以根据工作频率、存储容量、位长（8/16/32位）、接口方式（串行还是并行）、工作电压（5V/3V）等来选择。
（3）逻辑控制器件的选择
系统的逻辑控制通常是用可编程逻辑器件来实现。
首先确定是采用CPLD还是FPGA；其次根据自己的特长和公司芯片的特点选择哪家公司的哪个系列的产品；最后还要根据DSP的频率来选择所使用的逻辑控制器件。
（4）通信器件的选择
通常系统都要求有通信接口。
首先要根据系统对通信速率的要求来选择通信方式。
然后根据通信方式来选择通信器件。
一般串行口只能达到19kb/s，而并行口可达到1Mb/s以上，若要求过高可考虑通过总线进行通信；
（5）人机接口
常用的人机接口主要有键盘和显示器。
通过与其他芯片通信与DSP芯片直接构成。
（6）电源的选择
主要考虑电压的高低和电流的大小。
既要满足电压的匹配，又要满足电流容量的要求。
第三步：
原理图设计,原理图设计包括：
（1）系统结构设计：
可分为单DSP结构和多DSP结构、并行结构和串行结构、独立的DSP结构还是DSP/MCU混合结构等，当然在本系统中，由于运算量不是很大，一个DSP（TMS320VC5416）芯片就足够了；
（2）存储器的设计：
是利用DSP的扩展接口来进行数据存储器、程序存储器和I/O空间的配置。
在设计时主要要考虑的是存储器映射地址、存储器容量和存储器速度等；
（3）通信接口的设计；
（4）电源和时钟电路的设计；
从第三步开始就进入系统的综合。
在原理图设计阶段必须清楚地了解器件的特性、使用方法和系统的开发，必要时可对单元电路进行功能仿真，。
第四步：
PCB设计
PCB图的设计要求我们既要熟悉系统的工作原理，还要清楚布线工艺和系统结构设计。
第五步：
硬件调试
通过前面的一章，就可以看出系统中选用的处理芯片是TMS320VC5416。
由于上面已重点的介绍了其功能特点，这里我就不对其在做过多的描述了，下面就要对其他的外围器件进行选择了。
3.2硬件系统平台搭建
本课题是基于GPS解调器的硬件设计，其数据流图如下图所示：
图3.1解调GPS数据的数据流图
基于上面介绍的数据流图，和本章第一小结的可以看出，设计本系统的步骤如下：
（1）首先要确定的是DSP芯片的选型，基于第二章的介绍系统选择的的16位的定点数字信号处理器TMS320VC5416。
（2）其次是外围器件的选型。
首先是存储器的选择，由于VC5416的内部存储容量很小，所以需要外挂存储器扩展存储空间，这里选用的是可在线编程的FLASH存储器。
再就是可编程逻辑器件的选择，由于DSP的I/O管脚很少，还有系统对外设的控制很简单，所以选用CPLD来扩展其I/O口，当然CPLD也还有其它的功能，这在第5章有很详细的介绍。
（3）PC机和DSP进行通信时，要考虑电平转换和串并转换，所以需要MAX232和UART芯片各一块。
当然UART需要CPLD译码产生片选信号和读写信号。
（4）系统中人机接口还应有有键盘和显示器。
（5）最后要考虑的是电源芯片的选型和电路的设计
4.DSP基本电路设计
4.1仿真口设计
仿真器采用边界扫描技术和DSP芯片通过JTAG口相连接，实现了主机对DSP芯片的完全检测和控制。
JTAG口提供给用户以使用仿真器下载程序的方法。
使用仿真器时要注意：
Emu0,Emu1上拉。
TCK的频率应该为10M。
PD脚为3.3V供电,
但是仿真器上需要5V电压供电,所以仿真器盒上需要单独供电。
4.2复位电路设计
上面提到，TMS320VC5416的时钟频率是DSP系统的时钟频率比较高的，在运行时极有可能产生干扰和被干扰的现象，因此需要添加复位电路。
C5416的复位输入引脚RS为处理器提供了一种硬件初始化的方法,它是一种不可屏蔽的外部中断,可在任何时候对C5416进行复位。
系统上电后，RS引脚应至少保持5个时钟周期稳定的低电平，来确保数据、地址和控制线的正确配置。
复位后（RS回到高电平），CPU从程序存储器的FF80H单元取指，并开始执行程序。
C5416的复位分为软件复位和硬件复位。
软件复位：
是通过执行指令实现芯片的复位。
硬件复位：
是通过硬件电路实现复位。
对于复位电路的设计，一方面应确保复位低电平时间足够长（一般需要20ms以上），保证DSP可靠复位；另一方面应保证稳定性良好，防止DSP误复位。
一般应保证复位输入端（RS）低电平至少持续6个时钟周期，即若时钟为20MHz时为300ns。
但在上电后，系统的晶振往往需要几百毫秒的稳定期，所以一般可设为100～300ms。
硬件复位有以下几种方法:
上电复位（利用RC电路的延迟特性来产生复位所需要的低电平时间、由RC电路和施密特触发器组成）、手动复位（通过上电或按钮两种方式对芯片进行复位）、自动复位（看门狗）。
设计时可将上电复位和手动复位两个信号经过逻辑相与，然后送到DSP的复位输入引脚。
图4.2给出了一种带有上电延迟复位和手动复位功能的复位电路。
其中手动复位主要用于系统调试，另外在系统运行中出现故障时也可方便地使用。
此外，DSP系统中还可以用硬件监控来实现复位（看门狗电路，如硬件监控芯片MAX706等）。
该电路的功能为当看门狗使能时，系统如果没有在规定时间间隔内对看门狗电路进行刷新，则产生复位信号，使系统重新从初始状态开始执行，以提高系统抗干扰能力。
看门狗电路在上电复位后，应处于禁止状态，看门狗电路通过将系统控制寄存器0（WATHCHDOG）中的控制位WDEN置1来使能。
看门狗电路使能后，通过对看门狗刷新口作写操作，来刷新看门狗。
4.3时钟电路设计
时钟信号的好坏直接决定了系统的稳定性,C5416芯片提供内部和外部两种方式的时钟发生模式，因此C5416时钟信号的产生有两种方法：
使用外部时钟源；使用芯片内部的振荡器。
使用内部振荡器的优点是价格便宜、电路简单、节约面积、信号电平总能满足要求。
一般建议使用内部振荡器。
使用内部振荡器时,外部晶体推荐使用基次谐波晶体,等效串联电阻应小于30Ω,负载电容小于10pF,在PCB设计时晶体和电容应尽量靠近DSP芯片。
如果使用外部振荡器,则要考虑时钟信号电平不能大于电源电压、占空比要求、沿时间要求、高低电平宽度要求。
建议在靠近时钟源的地方加入端接电阻以改善时钟信号性能。
时钟电路用来为’C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过芯片内部的晶体振荡器或外部的时钟电路驱动。
在系统中，时钟电路是处理数字信息的基础,同时它也是产生电磁辐射的主要来源，其性能好坏直接影响到系统是否正常运行，所以时钟电路在数字系统设计中占有至关重要的地位。
下面主要介绍DSP系统中时钟电路的设计：
（1）时钟电路的种类
TIDSP系统中的时钟电路主要有三种：
晶体电路、晶振电路、可编程时钟芯片电路。
①晶体电路：
晶体电路最为简单，只需晶体和两个电容，价格便宜，体积小，能满足时钟信号电平要求，但驱动能力差，不可提供多个器件使用，频率范围小（20kHz～60MHz），使用时还须注意配置正确的负载电容，使输出时钟频率精确、稳定。
TIDSP芯片除C6000、C5510等外，大都内部含有振荡电路，可使用晶体电路产生所需的时钟信号。
也可不使用片内振荡电路，直接由外部提供时钟信号。
②晶振电路：
其电路简单、体积小、频率范围宽（1Hz～400MHz）、驱动能力强，可为多个器件使用。
但由于晶振频率不能改变，多个独立的时钟需要多个晶振。
另外在使用晶振时，要注意时钟信号电平，一般晶振输出信号电平为5V或3.3V，对于要求输入时钟信号电平为1.8V的器件，不能选用晶振来提供时钟信号（如VC5401、VC5402、VC5409和F281X等）。
③可编程时钟芯片电路：
其电路较简单，一般由可编程时钟芯片、晶体和两个外部电容构成。
有多个时钟输出，可产生特殊频率值，适于多个时钟源的系统，驱动能力强，频宽最高可达200MHz，输出信号电平一般为5V或3.3V，常用器件为CY22381（封装如图4.6所示，其有3个独立的PLL，3个时钟输出引脚）和CY2071A（有1个PLL，3个时钟输出引脚）。
目前DSP工作频率已高达1GHz（如最新推出的TMS320C6416T），为降低时钟的高频噪声干扰，提高系统整体的性能，通常设计时使用频率较低的外部参考时钟源，为此须采用可编程时钟芯片电路，它可在在线的情况下，通过编程对系统的工作时钟进行控制，以保证在较低的外部时钟源的情况下，通过其内部集成的PLL锁相环的倍频，获得所希望的工作频率，同时通过在DSP内部对时钟进行编程控制，也能较好地满足不同应用的要求。
我们可通过编程，使DSP工作在较低频率，甚至可以设定为固定分频模式，并关断内部的锁相环相关电路，使功耗最小。
而对于数字信号处理以及实时系统，常需要DSP工作在高速状态，这时也可通过编程，使系统在完成引导之后，进入到锁相倍频模式，提高系统的工作频率。
有时即使在同一应用中，为了需要也可以通过编程，使系统在不同的阶段工作在不同的频率。
就像系统在引导时工作在较低频率的固定分频模式，而正常工作后进入所需频率的锁相倍频模式，而在等待期间则返回到分频模式并关断PLL以降低功耗。
一般TIDSP芯片能提供多种灵活的时钟选项，可以使用片内/片外振荡器、片内PLL或由硬件/软件配置PLL分频/倍频系数。
（2）时钟电路选择原则:
①系统中要求多个不同频率的时钟信号时，首选可编程时钟芯片电路；单一时钟信号时，选择晶体时钟电路；多个同频时钟信号时，选择晶振时钟电路。
尽量使用DSP片内的PLL，降低片外时钟频率，提高系统稳定性。
②VC6000、VC5510、VC5409、VC5416、VC5420、VC5421和VC5441等片内无振荡电路，不能用晶体时钟电路。
③VC5401、VC5402、VC5409和F281x等，它们的时钟信号输入电平要求为1.8V，建议采用晶体时钟电路。
④C64x主频最高可达1GHz，必须使用片内PLL，并且要对片内PLL提供独立的供电，电源引脚进行必要的滤波，在C62x/C67x上还提供PLL滤波网络引脚，这时外部应加相应的R、C滤波元件。
从上面的描述中，我们可以看出，时钟信号的好坏直接决定了系统的稳定性,
而VC5416片内无振荡电路，不能用晶体时钟电路。
4.4电源电路设计
4.4.1电平转换设计
众所周知，超大规模集成电路的发展已从1um，发展到目前的0.1um，芯片的电源电压也随之降低，功耗也随之降低。
TIDSP的发展同集成电路的发展一样，从5V发展到目前的3.3V，核心电压发展到1V。
现在市场上新的主流的DSP芯片都是双电源供电，核电压为1.5V～2.5V（根据不同型号芯片而不同本设计使用的芯片核电压为1.8V—主要为芯片的内部逻辑提供电压，包括CPU、时钟电路和所有的外设逻辑。
）,I/O引脚电源为3.3V（主要供I/O接口使用，可直接与外部低压器件接口，而无需额外的电平变换电路）,而目前市场上5V的器件还在大量使用,因此在DSP系统中，经常就存在3V和5V（一般为外围接口芯片）电压器件混合设计问题,如果处理不好,将使DSP芯片损坏。
所以,在混合电压系统中,不同电源电压的逻辑器件相互接口时会存在以下3个主要问题:
输入/输出引脚最大电压的容限问题;两个电源间电流的互串问题;必须满足的输入转换门限电平问题。
C5416的接口电源为3.3V,其输入/输出信号的电
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