电子设计自动化EDA技术实验指导书.docx

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电子设计自动化EDA技术实验指导书

电子设计自动化EDA技术

实验指导书

潘清明

张建华

南京工程学院自动化学院

二○一四年三月

前言

一、实验的基本要求

电子设计自动化EDA技术实验课的目的在于培养学生掌握可编程逻辑器件基本的编程方法与开发应用技能。

在整个实验过程中，必须集中精力，及时认真做好实验。

二、实验前的准备

实验前应复习教科书有关章节，认真研读实验指导书（特别注意：

附录A实验电路结构图和附录BGW48-PK2系统万能接插口与芯片EP3C40Q240C8引脚对照表）,了解实验目的、原理、方法与步骤，明确实验过程中应注意的问题，并按照实验项目准备记录或拷贝实验程序、图表等等。

实验前应写好预习报告,经指导教师检查认为确实作好了实验前的准备，方可开始做实验。

认真作好实验前的准备工作，对于培养同学独立工作能力，提高实验质量和保护实验设备都是很重要的。

三、实验的进行

电子设计自动化EDA技术实验一般一人一机,实验进行中的编辑、编译、器件选择、引脚分配、仿真等应有明确的文本和图表，要随时记录和保存，并保证其准确性。

实验完毕，须将实验的文本和图表等由指导教师审阅。

经指导教师认可后，才允许退出实验过程，并整理好实验设备。

四、实验报告

实验报告是根据实验中观察和发现的问题，经过自己分析研究或分析讨论后写出的心得体会。

实验报告要简明扼要、字迹清楚、图表整洁、结论明确。

实验报告包括以下内容：

1．实验名称、专业班级、学号、姓名、实验日期、实验地点等。

2.实验目的和要求、实验主要仪器和设备、实验原理、实验方案设计、实验方法、实验步骤、实验结果分析、实验结论、思考题等。

3．按实验产生的图表可用坐标纸画出或打印。

4．实验报告应写在一定规格的报告纸上，保持整洁。

5．每次实验每人独立完成一份报告，按时送交指导教师批阅。

实验一EDA开发软件QuartusII应用

一、实验目的

掌握QuartusII的安装与使用方法，EDA的开发流程及相关分析综合方法。

二、实验原理

根据EDA的设计流程：

设计输入→编译→器件选择→管脚分配→设计仿真→时序分析→编程下载，在熟悉EDA开发软件QuartusII界面操作基础上，使用软件提供的编辑、编译、仿真等工具，分析所设计的系统。

三、实验内容

1、设计输入方法，包括图形输入、文本输入等；

2、设计编译；

3、器件选择及管脚分配；

4、设计仿真；

5、时序分析；

6、编程下载；

7、运行操作。

四、实验条件

1、计算机及操作系统

2、QuartusII软件

3、GW48-PK2实验开发系统

4、USB-BLASTER下载器

五、实验步骤

1、按图1.1所示，分别采用图形输入方式和文本输入方式编辑一与或非门电路。

注意保存的文件名与实体名称一致。

图1.1二二输入与或非门

2、建立项目文件（一般保存的项目文件名与实体名称一致）。

3、编辑后，再对结果进行编译→器件选择→管脚分配→设计仿真→时序分析→编程下载→运行操作。

4、具体写出以上实验操作步骤。

注：

①器件选择CycloneⅢ系列中的EP3C40Q240C8；

②选择GW48-PK2工作模式“5”；

③引脚分配如表1.1所示；

表1.1引脚分配表

引脚名称

A

B

C

D

Z

引脚号

43

41

39

38

55

对应器件

键8

键7

键6

键5

D8

④程序下载选择工作模式后，按系统复位键。

六、结果与分析

1、分别设计原理图和VHDL源程序；

2、器件及管脚分配图；

3、仿真波形；

4、时序分析；

5、编程下载及操作运行效果图。

七、结论

完成的主要工作及结论。

包括功能评定、时序分析结论及操作运行结果。

八、分析讨论

1、QuartusII最基本的编辑方式有那些，你采用了哪几种方式？

2、VHDL语言一般包括几个组成部分？

3、你选择器件的原则是什么？

实验二4位全加器设计

一、实验目的

复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉QuartusII软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法、编程下载及运行操作。

二、实验原理

4位全加器的引脚如图2.1所示。

图2.14位全加器的引脚

其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示加数和被加数。

输出SUM＝A＋B＋CIN，当SUM大于15时，COUT置‘1’。

三、实验内容

根据所学相关知识，运用QuartusII软件的图形输入方法，实现4位全加器设计。

首先给出设计原理并提出实现方案，经指导教师同意后，通过设计输入、编译综合、仿真验证、编程下载、运行操作等过程完成并验证设计。

四、设计方案及实现方法

设计过程中可以首先采用基本逻辑门设计1位全加器，而后通过多个1位全加器级联实现4位全加器，也可以根据输出与输入的逻辑关系写出其布尔代数式，根据布尔代数式用基本逻辑门实现全加器，详细方案与方法略。

五、实验条件

1、计算机及操作系统

2、QuartusII软件

3、GW48-PK2实验开发系统

4、USB-BLASTER下载器

六、实验步骤

1、先编辑一位全加器，源程序如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYQJQIS

PORT（A,B,CIN:

INSTD_LOGIC;

SUM,CO:

OUTSTD_LOGIC）;

ENDQJQ;

ARCHITECTUREART1OFQJQIS

BEGIN

PROCESS（A,B,CIN）

BEGIN

IF（A='0'ANDB='0'ANDCIN='0'）THEN

SUM<='0';

CO<='0';

ELSIF（A='1'ANDB='0'ANDCIN='0'）THEN

SUM<='1';

CO<='0';

ELSIF（A='0'ANDB='1'ANDCIN='0'）THEN

SUM<='1';

CO<='0';

ELSIF（A='1'ANDB='1'ANDCIN='0'）THEN

SUM<='0';

CO<='1';

ELSIF（A='0'ANDB='0'ANDCIN='1'）THEN

SUM<='1';

CO<='0';

ELSIF（A='1'ANDB='0'ANDCIN='1'）THEN

SUM<='0';

CO<='1';

ELSIF（A='0'ANDB='1'ANDCIN='1'）THEN

SUM<='0';

CO<='1';

ELSE

SUM<='1';

CO<='1';

ENDIF;

ENDPROCESS;

ENDART1;

2、对源程序进行编译；

3、生成图形符号，如图2.2所示；

4、在图形编辑状态下，由4个一位全加器组成4位全加器，如图2.3所示。

5、对图2.3进行编译、器件选择、引脚分配、波形仿真、时序仿真、编程下载、运行操作；

6、具体写出以上实验操作步骤。

注：

①器件选择CycloneⅢ系列中的EP3C40Q240C8；

②选择GW48-PK2工作模式“1”；

③引脚分配如表2.1所示。

④程序下载选择工作模式后，按系统复位键。

图2.2一位全加器

图2.3四位全加器

表2.1引脚分配表

引脚名称

A1

A2

A3

A4

B1

B2

B3

B4

引脚号

18

21

22

37

38

39

41

43

对应器件

键1和数码1

键2和数码2

引脚名称

CIN

SUM1

SUM2

SUM3

SUM4

COUT

引脚号

161

114

117

118

126

137

对应器件

键7

数码8

D8

七、结果与分析

1、分别设计一位全加器VHDL源程序和四位全加器原理图；

2、选择四位全加器器件及管脚分配图；

3、仿真波形；

4、时序分析；

5、编程下载及操作运行效果图。

八、结论

完成的主要工作及结论，包括功能评定、时序分析结论及操作运行结果。

实验三8线-3线优先编码器设计

一、实验目的

复习编码器的原理，掌握编码器的设计实现方法，设计实现数字系统设计中常用的8线-3线优先编码器，逐步学会熟练运用QuartusII软件，熟悉EDA的VHDL程序设计方法、学习掌握组合逻辑电路的VHDL描述方法，进一步掌握应用EDA常用工具进行组合逻辑电路的设计、分析、综合、仿真方法、编程下载及运行操作。

二、实验原理

1、引脚

8线-3线优先编码器的引脚如图3.1所示。

图3.18线-3线优先编码器的引脚

其中IN1表示输入编码位，Sel为片选信号，Y表示输出编码值，YS与YEX表示器件状态，“11”表示器件未选中，“01”表示无键按下，“10”表示器件工作态。

2、真值表

8线-3线优先编码器的真值表如表3.1所示。

表3.18线-3线优先编码器的真值表

输入

输出

Sel

IN17

IN16

IN15

IN14

IN13

IN12

IN11

IN10

Y2

Y1

Y0

YS

YEX

1

x

x

x

x

x

x

x

x

1

1

1

1

1

0

1

1

1

1

1

1

1

1

1

1

1

0

1

0

0

x

x

x

x

x

x

x

0

0

0

1

0

0

1

0

x

x

x

x

x

x

1

0

0

1

0

0

1

1

0

x

x

x

x

x

0

1

0

1

0

0

1

1

1

0

x

x

x

x

1

1

0

1

0

0

1

1

1

1

0

x

x

x

0

0

1

1

0

0

1

1

1

1

1

0

x

x

1

0

1

1

0

0

1

1

1

1

1

1

0

x

0

1

1

1

0

0

1

1

1

1

1

1

1

0

1

1

1

1

0

三、实验内容

根据所学相关知识，运用QuartusII软件的文本文件输入方法，编写VHDL程序，实现8线-3线优先编码器的设计。

首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证、编程下载及操作运行等过程完成并验证设计。

四、设计方案及实现方法

8线-3线优先编码器的VHDL描述有多种方法，设计过程中可以根据真值表采用case…when语句、with…select语句、if…then结构等多种手段实现，也可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8线-3线优先编码器，详细方案与方法略。

五、实验条件

1、计算机及操作系统

2、QuartusII软件

3、GW48-PK2实验开发系统

4、USB-BLASTER下载器

六、实验步骤

1、建立8线-3线优先编码器工程；

2、用VHDL语言编辑源程序（参见教材）；

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYENCODERIS

PORT（IN1:

INSTD_LOGIC_VECTOR（7DOWNTO0）;

SEL:

INSTD_LOGIC;

Y:

OUTSTD_LOGIC_VECTOR（2DOWNTO0）;

YS:

OUTSTD_LOGIC;

YEX:

OUTSTD_LOGIC）;

ENDENCODER;

ARCHITECTUREART3OFENCODERIS

BEGIN

PROCESS（IN1,SEL）

BEGIN

IFSEL='1'THENY<="111";YS<='1';YEX<='1';

ELSIFIN1="11111111"THENY<="111";YS<='0';YEX<='1';

ELSIFIN1（7）='0'THENY<="000";YS<='1';YEX<='0';

ELSIFIN1（6）='0'THENY<="001";YS<='1';YEX<='0';

ELSIFIN1（5）='0'THENY<="010";YS<='1';YEX<='0';

ELSIFIN1（4）='0'THENY<="011";YS<='1';YEX<='0';

ELSIFIN1（3）='0'THENY<="100";YS<='1';YEX<='0';

ELSIFIN1

（2）='0'THENY<="101";YS<='1';YEX<='0';

ELSIFIN1

（1）='0'THENY<="110";YS<='1';YEX<='0';

ELSIFIN1（0）='0'THENY<="111";YS<='1';YEX<='0';

ELSENULL;

ENDIF;

ENDPROCESS;

ENDART3;

3、对程序进行编译、器件选择、引脚分配、波形仿真、时序分析、编程下载、运行操作；

4、具体写出以上实验操作步骤。

注：

①器件选择CycloneⅢ系列中的EP3C40Q240C8；

②选择GW48-PK2工作模式“5”；

③引脚分配如表3.2所示；

表3.2引脚分配表

引脚名称

IN17

IN16

IN15

IN14

IN13

IN12

IN11

IN10

引脚号

43

41

39

38

37

22

21

18

对应器件

键8

键7

键6

键5

键4

键3

键2

键1

引脚名称

SEL

YS

YEX

Y2

Y1

Y0

引脚号

161

55

52

46

45

44

对应器件

开关10（IO48）

D8

D7

D3

D2

D1

④程序下载选择工作模式后，按系统复位键。

七、结果与分析

1、VHDL源程序；

2、器件及管脚分配图；

3、仿真波形；

4、时序分析；

5、编程下载及操作运行效果图。

八、结论

完成的主要工作及结论，包括功能评定、时序分析结论及操作运行结果。

实验四10进制计数器设计

一、实验目的

复习计数器的原理，掌握计数器的设计实现方法，设计实现数字系统设计中常用的10进制计数器，逐步学会熟练运用QuartusII软件，熟悉EDA的VHDL程序设计方法、学会使用信号升沿、降沿、VHDL的敏感量表等内容，掌握时序逻辑电路的VHDL描述方法，掌握应用EDA常用工具软件进行时序逻辑电路的设计、分析、综合、仿真、编程下载及运行操作等的方法与技巧。

二、实验原理

1、管脚

10进制计数器的管脚如图4.1所示。

图4.110进制计数器的管脚

其中D表示输入初始计数值，Q表示当前计数值；LD表示预置计数值，LD为“1”，初始计数值打入器件,LD为“0”，计数器计数；UD表示计数方向，UD为‘0’，计数器加计数，UD为‘1’，计数器减计数；CP为计数脉冲。

2、真值表

10进制计数器的真值表如表4.1所示。

表4.110进制计数器真值表

工作状态

CP

LD

UD

D

Q

预置数

升沿

1

x

D

D→Q

加计数

升沿

0

0

X

Q+1→Q

减计数

升沿

0

1

X

Q-1→Q

计数开始，计数器从计数初值开始做加计数或减计数。

加计数时，计数到‘9’后，再来一个计数脉冲，计数器从‘0’开始。

重新启动加计数；减计数时，计数到‘0’后，再来一个计数脉冲，计数器从‘9’开始，重新启动减计数。

三、实验内容

根据所学相关知识，运用QuartusII软件的文本文件输入方法，编写VHDL程序，实现10进制计数器的设计。

首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证\、编程下载及操作运行等过程完成并验证设计。

四、设计方案及实现方法

10进制计数器的VHDL描述有多种方法，设计过程中可以采用计数脉冲CP作为敏感量，CP的每个上升沿，根据工作状态，输出Q值被预置或加‘1’或减‘1’。

如果为加1状态，加到‘9’后回‘0’；如果为减1状态，减到‘0’后回‘9’，语句可采用case…when、with…select、if…then以及加减运算等多种结构实现。

也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现，详细方案与方法略。

五、实验条件

1、计算机及操作系统

2、QuartusII软件

3、GW48-PK2实验开发系统

4、USB-BLASTER下载器

六、实验步骤

1、建立十进制计数器工程；

2、根据十进制计数器要求，VHDL语言编辑的源程序如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT10IS

PORT（CP,LD,UD:

INSTD_LOGIC;

D:

INSTD_LOGIC_VECTOR（3DOWNTO0）;

Q:

BUFFERSTD_LOGIC_VECTOR（3DOWNTO0））;

ENDENTITYCNT10;

ARCHITECTUREARTOFCNT10IS

BEGIN

PROCESS（CP,D,LD）IS

BEGIN

IF（CP'EVENTANDCP='1'）THEN

IFLD='1'THEN

Q<=D;

ELSIFUD='0'THEN

IF（Q=9）THEN

Q<="0000";

ELSE

Q<=Q+1;

ENDIF;

ELSE

IF（Q=0）THEN

Q<="1001";

ELSE

Q<=Q-1;

ENDIF;

ENDIF;

ENDIF;

ENDPROCESS;

ENDARCHITECTUREART;

3、对程序进行编译、器件选择、引脚分配、波形仿真、时序分析、编程下载、运行操作；

4、具体写出以上实验操作步骤。

注：

①器件选择CycloneⅢ系列中的EP3C40Q240C8；

②选择GW48-PK2工作模式“5”；

③引脚分配如表4.2所示；

表4.2引脚分配表

引脚名称

LD

UD

D3

D2

D1

D0

引脚号

43

41

37

22

21

18

对应器件

键8

键7

键4

键3

键2

键1

引脚名称

CP

Q3

Q2

Q1

Q0

引脚号

152

160

159

146

145

对应器件

CLOCK0（频率1Hz）

数码8

④程序下载选择工作模式后，按系统复位键。

七、结果与分析

1、设计原理图或VHDL源程序；

2、器件及管脚分配图；

3、仿真波形；

4、时序分析；

5、编程下载及操作运行效果图。

八、结论

完成的主要工作及结论，包括功能评定、时序分析结论及操作运行结果。

实验五8位循环移位寄存器

一、实验目的

复习循环移位寄存器的原理与功能，学习掌握循环移位寄存器的设计实现方法，设计实现数字系统设计中常用的8位循环移位寄存器，逐步学会熟练运用QuartusII软件，熟悉EDA的VHDL程序设计方法、学会使用信号升沿、降沿、VHDL的敏感量表等内容，掌握时序逻辑电路的VHDL描述方法，掌握应用EDA常用工具软件进行时序逻辑电路的设计、分析、综合、仿真等的方法与技巧。

二、实验原理

1、管脚

8位循环移位寄存器的管脚如图5.1所示。

图5.18位循环移位寄存器的管脚

其中D表示输入的初始值，DOUT表示当前数值；LD表示预设计数值，LD为“1”，初始计数值打入器件；LR表示移位方向，LR为‘0’，循环右移位，LR为‘1’，循环左移位；CP为移位脉冲。

2、真值表

8位循环移位寄存器的真值表如表5.1所示。

表5.18位循环移位寄存器的真值表

工作状态

CP

LD

LR

D

DOT

置数

x

1

x

D

D→DOT

循环右移

0→1

0

0

X

DOTN→DOTN-1，DOT0→DOT7

循环左移

0→1

0

1

X

DOTN+1←DOTN，DOT0←DOT7

根据工作状态，如果置数，只要LD为“1”，则预置数据D送到输出DOT；如果循环左移，CP上每来一个脉冲升沿，寄存器从输出从低位开始依次左移一位，同时最高位给最低位；相反，如果循环右移，从高位开始依次右移一位，同时最低位给最高位。

三、实验内容

根据所学相关知识，运用QuartusII软件的文本文件输入方法，编写VHDL程序，实现8位循环移位寄存器的设计。

首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证等过程完成并验证设计。

四、设计方案及实现方法

8位循环移位寄存器的VHDL描述有多种方法，设计过程中可以首先设计D触发器，而后通过D触发器的互联实现8位循环移位寄存器；也可采用计数脉冲CP作为敏感量，CP的每个上升沿，输出量Q的每一位赋给左边一位或右边一位。

同时循环左移时，最高位赋给最低位，循环右移时，最低位赋给最高位，语句可采用case…when、with…select、if…then以及加减运算等多种结构实现。

五、实验条件

1、计算机及操作系统

2、QuartusII软件

3、GW48-PK2实验开发系统

4、USB-BLASTER下载器

六、实验步骤

1、建立循环移位寄存器工程；

2、用VHDL语言编辑源程序；

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYYWJCQIS

PORT（CP,LD,LR:

INSTD_LOGIC;

D:

INSTD_LOGIC_VECTOR（7DOWNTO0）;

DOT:

BUFFERSTD_LOGIC_VECTOR（7DOWNTO0））;

ENDENTITYYWJCQ;

ARCHITECTUREARTOFYWJCQIS

BEGIN

PROCESS（CP,D,LD）IS

BEGIN

IFLD='1'THEN

DOT<=D;

ELSIF（CP'EVENTANDCP=