基于FPGACPLD的脉冲信号型乐曲播放器的设计毕业论文.docx
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基于FPGACPLD的脉冲信号型乐曲播放器的设计毕业论文
基于FPGA/CPLD的脉冲信号型乐曲播放器的设计毕业论文
目 录
第一章 绪论1
第一节 EDA技术概述1
第二节 EDA技术的基本特征2
一、"自顶向下"的设计方法2
二、ASIC设计3
三、硬件描述语言3
四、系统框架结构4
第二章 开发环境介绍5
第一节 QUARTUSⅡ介绍5
一、设计输入5
二、综合7
三、仿真8
第二节 仿真环境简介8
一、仿真器设置9
二、建立波形文件9
三、仿真9
第三节 下载环境及下载流程10
一、打开下载窗口10
二、设置下载电缆10
三、设置JTAG链10
四、下载11
第三章 原理分析及方案论证12
第一节 基本原理12
一、音高频率分析12
二、音高控制分析13
三、顺序控制分析13
第二节 方案论证及选择14
一、方案一15
二、方案二15
第四章 脉冲型乐曲播放器的设计17
第一节 顶层设计原理图17
一、方案一的顶层设计17
二、方案二的顶层设计17
第二节 分频模块的设计实现18
一、分频器“DFC”和“DFC1”的设计18
二、分频器“DFC”和“DFC1”的仿真19
第三节 顺序控制模块“SXKZ”的设计实现21
一、“SXKZ”模块的设计21
二、“SXKZ”模块的仿真22
第四节 音高控制模块“YGKZ”的设计实现23
一、“YGKZ”模块的设计23
二、“YGKZ”模块的仿真23
第五节 地址产生模块“ADDR”的设计实现25
一、“ADDR”模块的设计25
二、“ADDR”模块的仿真26
第六节 顺序控制模块“ROM”的设计实现27
一、“ROM”模块的设计27
二、“ROM”模块的仿真29
第五章 总体设计的编译仿真及下载31
第一节 方案一的编译及仿真31
一、方案一仿真实体的建立31
二、方案一的功能仿真波形图31
第二节 方案二的编译及仿真32
一、方案二仿真实体的建立32
二、方案二的功能仿真波形图32
结 论34
致 谢35
参考文献36
附 录37
附录Ⅰ 《世上只有妈妈好》的乐谱37
附录Ⅱ “DFC”模块的源程序38
附录Ⅲ “DFC1”模块的源程序40
附录Ⅳ “SXKZ”模块的源程序42
附录Ⅴ “YGKZ”模块的源程序51
附录Ⅵ “ADDR”模块的源程序53
附录Ⅶ “ROM”模块的源程序55
第一章 绪论
第一节 EDA技术概述
微电子技术的进步主要表现在大规模集成电路加工技术及半导体工艺技术的发展上，表征半导体工艺水平的线宽已经达到了60nm，并还在不断地缩小，而在硅片单位面积上，更多的晶体管集成电路设计正在不断地向超大规模、极低功耗和超高速的方向发展，专用集成电路ASIC（ApplicationSpecificIntegratedCircuit）的设计成本不断降低，在功能上，现代的集成电路已能够实现单片电子系统SOC（SystemOnaChip）。
现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，即EDA（ElectronicDesignAutomation）技术。
EDA技术就是依赖功能强大的计算机，在EDA工具平台上，对以硬件描述语言HDL（HardwareDescriptionLanguage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。
EDA技术的设计者的工作仅限于软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现，这是电子设计技术的一个巨大进步。
近30年电子设计技术的发展历程，可将EDA技术分为三个阶段。
（1）七十年代为CAD阶段，这一阶段人们开始用计算机辅助进行IC版图编辑和PCB布局布线，取代了手工操作，产生了计算机辅助设计的概念。
（2）八十年代为CAE阶段，与CAD相比，除了纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，以实现工程设计，这就是计算机辅助工程的概念。
CAE的主要功能是：
原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。
（3）九十年代为EDA阶段。
尽管CAD/CAE技术取得了巨大的成功，但并没有把人从繁重的设计工作中彻底解放出来。
在整个设计过程中，自动化和智能化程度还不高，各种EDA软件界面千差万别，学习使用困难，并且互不兼容，直接影响到设计环节间的衔接。
基于以上不足，人们开始追求贯彻整个设计过程的自动化，这就是EDA即电子系统设计自动化[1]。
从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用广泛、工具多样、软件功能强大。
中国EDA市场已渐趋成熟，不过大部分设计工程师面向的是PC主板和小型ASIC
领域，仅有小部分（约11%）的设计人员面向复杂的片上系统器件。
为了与和美国的设计工程师形成更有力的竞争，中国的设计队伍也在购入一些最新的EDA技术。
在信息通信领域，优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新的经济增长点。
要大力推进制造业信息化，积极开展计算机辅助设计（CAD）、计算机辅助工程（CAE）、计算机辅助工艺（CAPP）、计算机机辅助制造（CAM）、产品数据管理（PDM）、制造资源计划（MRPII）及企业资源管理（ERP）等。
有条件的企业开展了“网络制造”，便于合作设计、合作制造，参与国和国际竞争。
开展“数控化”工程和“数字化”工程。
自动化仪表的技术发展趋势的测试技术、控制技术与计算机技术、通信技术进一步融合，形成测量、控制、通信与计算机（M3C）结构。
在ASIC和PLD设计方面，向超高速、高密度、低功耗、低电压方向发展。
中国自1995年以来加速开发半导体产业，先后建立了几所设计中心，推动系列设计活动以应对亚太地区其它EDA市场的竞争。
在EDA软件开发方面，目前主要集中在美国。
但各国也正在努力开发相应的工具。
日本、韩国都有ASIC设计工具，但不对外开放。
中国华大集成电路设计中心，也提供IC设计软件，但性能不是很强。
据最新统计显示，中国和印度正在成为电子设计自动化领域发展最快的两个市场，年复合增长率分别达到了50%和30%。
EDA技术发展迅猛，完全可以用日新月异来描述。
EDA技术的应用广泛，现在已涉及到各行各业。
EDA水平不断提高，设计工具已趋于完善。
EDA市场日趋成熟，但我国的研发水平还很有限，需迎头赶上。
第二节 EDA技术的基本特征
EDA技术代表了当今电子设计技术的最新发展方向，它的基本特征是：
设计人员按照"自顶向下"的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件。
这样的设计方法被称为高层次的电子设计方法。
一、"自顶向下"的设计方法
10年前，电子设计的基本思路还是选择标准集成电路"自底向上"（Bottom-Up）地构造出一个新的系统，这样的设计方法就如同一砖一瓦地建造金字塔，不仅效率低、成本高而且还容易出错。
高层次设计给我们提供了一种"自顶向下"（Top-Down）的全新的设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。
在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。
然后用综合优化工具生成具体门电路的网表，其对应的物理实现级可以是印刷电路板或专用集成电路。
由于设计的主要仿真和调试过程是在高层次上完成的，这不仅有利于早期发现结构设计上的错误，避免设计工作的浪费，而且也减少了逻辑功能仿真的工作量，提高了设计的一次成功率。
二、ASIC设计
现代电子产品的复杂度日益加深，一个电子系统可能由数万个中小规模集成电路构成，这就带来了体积大、功耗大、可靠性差的问题，解决这一问题的有效方法就是采用ASIC（ApplicationSpecificIntegratedCircuits）芯片进行设计。
ASIC按照设计方法的不同可分为：
全定制ASIC，半定制ASIC，可编程ASIC（也称为可编程逻辑器件）。
设计全定制ASIC芯片时，设计师要定义芯片上所有晶体管的几何图形和工艺规则，最后将设计结果交由IC厂家掩膜制造完成。
优点是：
芯片可以获得最优的性能，既面积利用率高、速度快、功耗低。
缺点是：
开发周期长，费用高，只适合大批量产品开发。
半定制ASIC芯片的版图设计方法有所不同，分为门阵列设计法和标准单元设计法，这两种方法都是约束性的设计方法，其主要目的就是简化设计，以牺牲芯片性能为代价来缩短开发时间。
可编程逻辑芯片与上述掩膜ASIC的不同之处在于：
设计人员完成版图设计后，在实验室就可以烧制出自己的芯片,无须IC厂家的参与，大大缩短了开发周期。
可编程逻辑器件自七十年代以来，经历了PAL、GAL、CPLD、FPGA几个发展阶段，其中CPLD/FPGA属高密度可编程逻辑器件，目前集成度已高达200万门/片，它将掩膜ASIC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起，特别适合于样品研制或小批量产品开发，使产品能以最快的速度上市，而当市场扩大时，它可以很容易的转由掩膜ASIC实现，因此开发风险也大为降低。
上述ASIC芯片，尤其是CPLD/FPGA器件，已成为现代高层次电子设计方法的实现载体。
三、硬件描述语言
硬件描述语言（HDL-HardwareDescriptionLanguage）是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级描述方式相比，它更适合大规模系统的设计。
例如一个32位的加法器，利用图形输入软件需要输入500至1000个门，而利用VHDL语言只需要书写一行A=B+C即可，而且VHDL语言可读性强，易于修改和发现错误。
早期的硬件描述语言，如ABEL-HDL、AHDL，是由不同的EDA厂商开发的，互相不兼容，而且不支持多层次设计，层次间翻译工作要由人工完成。
为了克服以上缺陷，1985年美国国防部正式推出了VHDL（VeryHighSpeedICHardwareDescriptionLanguage）语言，1987年IEEE采纳VHDL为硬件描述语言标准（IEEESTD-1076）。
VHDL是一种全方位的硬件描述语言，包括系统行为级、寄存器传输级和逻辑门级多个设计层次,支持结构、数据流、行为三种描述形式的混合描述，因此VHDL几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。
另外，VHDL还具有以下优点：
VHDL的宽围描述能力使它成为高层次设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，只需花较少的精力用于物理实现。
VHDL可以用简洁明确的代码描述来进行复杂控制逻辑的设计，灵活且方便，而且也便于设计结果的交流、保存和重用。
VHDL的设计不依赖于特定的器件，方便了工艺的转换。
VHDL是一个标准语言，为众多的EDA厂商支持，因此移植性好。
四、系统框架结构
EDA系统框架结构（Framework）是一套配置和使用EDA软件包的规，目前主要的EDA系统都建立了框架结构，如Cadence公司的DesignFramework、Mentor公司的FalconFramework等，这些框架结构都遵守国际CFI组织（CADFrameworkInitiative）制定的统一技术标准。
Framework能将来自不同EDA厂商的工具软件进行优化组合，集成在一个易于管理的统一的环境之下，而且还支持任务之间、设计师之间在整个产品
开发过程中实现信息的传输与共享，这是并行工程和Top-Down设计方法的实现基础。
第二章 开发环境介绍
第一节 QUARTUSⅡ介绍
QuartusII设计软件是Altera公司刚推出的一款功能强大的EDA工具，是适合单芯片可编程系统（SOPC）的最全面的设计环境。
QuartusII设计软件提供完整的多平台设计环境，它可以轻易满足特定设计的需要。
它是单芯片可编程系统（SOPC）设计的综合性环境，QuartusII软件拥有FPGA和CPLD设计的所有阶段的解决方案[2]。
一、设计输入
1.输入流程
QuartusII软件中的工程由所有设计文件和与设计有关的设置组成。
可以使用QuartusIIBlockEditor、TextEditor、MegaWizard®Plug-InManager（Tools菜单）和EDA设计输入工具建立包括Altera®宏功能模块、参数化模块库（LPM）函数和知识产权（IP）函数在的设计。
可以使用Settings对话框（Assignments菜单）和AssignmentEditor设定初始设计约束条件。
图2.1显示设计输入流程。
图2.1设计输入的流程图
2.建立工程
QuartusII软件将工程信息存储在QuartusII工程配置文件（.quartus）中。
它包含有关QuartusII工程的所有信息，包括设计文件、波形文件、SignalTap®II文件、存初始化文件以及构成工程的编译器、仿真器和软件构建设置。
可以使用NewProjectWizard（File菜单）或quartus_map可执行文件建立新工程。
使用NewProjectWizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA工具，以及目标器件系列和器件（也可以让QuartusII软件自动选择器件）。
建立工程后，可以使用Settings对话框（Assignments菜单）的Add/Remove页在工程中添加和删除设计和其它文件。
在执行QuartusIIAnalysis&Synthesis期间，QuartusII软件将按Add/Remove页中显示的顺序处理文件。
3.建立设计
可以使用QuartusII软件在QuartusIIBlockEditor中建立设计，或使用QuartusIITextEditor通过AHDL、VerilogHDL或VHDL设计语言建立设计。
QuartusII软件还支持采用EDA设计输入和综合工具生成的EDIF输入文件（.edf）或VQM文件（.vqm）建立的设计。
还可以在EDA设计输入工具中建立VerilogHDL或VHDL设计，以及生成EDIF输入文件和VQM文件，或在QuartusII工程中直接使用VerilogHDL或VHDL设计文件。
①使用QuartusIIBlockEditor
BlockEditor用于以原理图和流程图的形式输入和编辑图形设计信息。
QuartusII的BlockEditor读取并编辑原理图设计文件和MAX+PLUSII图形设计文件。
可以在Quar-tusII软件中打开图形设计文件并将其另存为原理图设计文件。
每个原理图设计文件包含块和符号，这些块和符号代表设计中的逻辑，BlockEditor将每个流程图、原理图或符号代表的设计逻辑融合到工程中。
可以用原理图设计文件中的块建立新设计文件，可以在修改块和符号时更新设计文件，也可以在原理图设计文件的基础上生成块符号文件（.bsf）、AHDL包含文件（.inc）和HDL文件。
还可以在编译之前分析原理图设计文件是否出错。
BlockEditor还提供有助于您在原理图设计文件中连接块和基本单元（包括总线和节点连接以及信号名称映射）的一组工具。
可以更改BlockEditor的显示选项，例如根据您的偏好更改导向线和网格间距、橡皮带式生成线、颜色和屏幕元素、缩放以及不同的块和基本单元属性。
②使用QuartusIITextEditor
QuartusIITextEditor是一个灵活的工具，用于以AHDL、VHDL和VerilogHDL语言以及Tcl脚本语言输入文本型设计。
还可以使用TextEditor输入、编辑和查看其它ASCII文本文件，包括为QuartusII软件或由QuartusII软件建立的那些文本文件。
还可以用TextEditor将任何AHDL语句或节段模板、Tcl命令或任何支持的VHDL或VerilogHDL构造模板插入当前文件中。
AHDL、VHDL和verilogHDL模板为您输入HDL语法提供了一个简便的方法，可以提高设计输入的速度和准确度。
还可以获取有关所有AHDL元素、关键字和语句以及宏功能模块和基本单元的上下文相关帮助。
③使用QuartusIISymbolEditor
SymbolEditor用于查看和编辑代表宏功能、宏功能模块、基本单元或设计文件的预定义符号。
每个SymbolEditor文件代表一个符号。
对于每个符号文件，均可以从包含Altera宏功能模块和LPM函数的库中选择。
可以自定义这些块符号文件，然后将这些符号添加到使用BlockEditor建立的原理图中。
SymbolEditor读取并编辑块符号文件和MAX+PLUSII符号文件（.sym），并将它们转存为块符号文件。
④使用VerilogHDL、VHDL与AHDL
可以使用QuartusIITextEditor或其它文本编辑器建立文本设计文件、Verilog设计文件和VHDL设计文件，并在分级设计中将这些文件与其它类型的设计文件相结合。
Verilog设计文件和VHDL设计文件可以包含由QuartusII支持的构造的任意组合。
它们还可以包含Altera提供的逻辑函数，包括基本单元和宏功能模块以及用户自定义的逻辑函数。
在TextEditor中，使用Create/Update命令（File菜单）从当前的VerilogHDL或VHDL设计文件建立块符号文件，然后将其合并到原理图设计文件中。
同样，可以建立代表VerilogHDL或VHDL设计文件的AHDL包含文件，并将其合并到文本设计文件中或另一个VerilogHDL或VHDL设计文件中。
AHDL是一种完全集成到QuartusII系统中的高级模块化语言。
AHDL支持布尔等式、状态机、条件逻辑和解码逻辑。
AHDL还可用于建立和使用参数化函数，并完全支持LPM函数。
AHDL特别适合设计复杂的组合逻辑、批处理、状态机、真值表和参数化逻辑。
二、综合
可以使用Compiler的QuartusIIAnalysis&Synthesis模块分析设计文件和建立工程数据库。
Analysis&Synthesis使用QuartusIIIntegratedSynthesis综合VHDL设计文件（.vhd）或Verilog设计文件（.v）。
用户喜欢的话，可以使用其它EDA综合工具综合VHDL或VerilogHDL设计文件，然后再生成可以与QuartusII软件配合使用的EDIF网表文件（.edf）或VQM文件（.vqm）。
综合设计流程如图2.2：
图2.2综合设计流程
三、仿真
可以使用EDA仿真工具或使用Quartus®II仿真器进行设计的功能与时序仿真。
QuartusII软件提供以下功能，用于在EDA仿真工具中进行设计仿真：
_NativeLink®集成EDA仿真工具
_生成输出网表文件
_功能与时序仿真库
_PowerGauge™功耗估算
_生成测试台模板和存初始化文件
使用EDA仿真工具和QuartusII仿真器的仿真流程如图2.3所示：
图2.3使用EDA仿真工具和QuartusII仿真器的仿真流程
第二节 仿真环境简介
可以使用QuartusII仿真器在工程中仿真任何设计。
视所需的信息类型而定，可以进行功能仿真以测试设计的逻辑运算，也可以进行时序仿真以在目标器件中测试设计的逻辑运算和最差时序。
QuartusII软件可以仿真整个设计，或仿真设计的任何部分。
在QuartusII软件中进行功能或时序仿真的基本流程[3]如下：
一、仿真器设置
通过建立仿真器设置，指定要仿真的类型、仿真涵盖的时间段、激励向量以及其它仿真选项。
可以使用Settings对话框（Assignments菜单）或仿真器SettingsWizard（Processing菜单）建立仿真器设置的自定义组，也可以使用每次建立新工程时自动生成的默认仿真器设置。
二、建立波形文件
QuartusIIWaveformEditor可以建立和编辑用于波形格式仿真的输入矢量。
使用WaveformEditor，可以将输入矢量添加到波形文件中。
QuartusII软件支持矢量波形文件（.vwf）、表文件（.tbl）、矢量文件（.vec）和矢量表输出文件（.tbl）格式的波形文件。
可以在QuartusII软件中将QuartusII仿真器通道文件（.scf）另存为表文件，然后使用WaveformEditor打开表文件并另存为矢量波形文件。
三、仿真
1.在菜单栏的“Processing”里边单击“SimulatorTool”,选择要仿真的已经建立好的波形文件，先点“GenerateFunctionalSimulationNetlist”生成网表文件。
2.然后使用Start>StartSimulation命令（Processing菜单）或使用quartus_sim可执行文件运行仿真。
3.Status窗口显示仿真进度和处理时间。
Report窗口的SummarySection区域显示仿真结果。
仿真对话框如图2.4所示：
图2.4仿真对话框
第三节 下载环境及下载流程
把适配后生成的下载或配置文件，通过编程器向FPGA进行下载，以便进行硬件调试和验证（HardwareDebugging）。
下载的主要流程如下：
一、打开下载窗口
在QuartusII软件菜单栏里点“Processing”，在其下拉菜单里点“OpenProgrammer”
如图2.5所示:
图2.5“Processing”下拉菜单
二、设置下载电缆
在图2.6中选择setup进行设置,然后从下拉菜单中选择下载电缆。
图2.6下载设置对话框
三、设置JTAG链
在图2.7中新建一个JTAG链，然后设置JTAG模式，再加入文件准备下载。
图2.7JTAG设置对话框
四、下载
当你的下载链中的文件与下载电缆已经设置好了之后，点击开始按钮开始下载。
进度表（Progress）中显示目前完成下载的比率。
如图2.8所示：
图2.8下载对话框
第三章 原理分析及方案论证
第一节 基本原理
声音的频谱围约在几十到几千赫兹，若能利用程序来控制FPGA某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。
乐曲中的每一音符对应着一个确定的频率，要想FPGA发出不同音符的音调，实际上只要控制它输出相应音符的频率即可。
乐曲都是由一连串
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