海思消费类芯片可靠性测试技术总体规范V20.docx

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海思消费类芯片可靠性测试技术总体规范V20

可靠性测试技术总体规范V2.0

拟制：

审核：

批准：

日期：

2020-06-22

历史版本记录

版本

时间

起草/修改人

内容描述

审核人

批准人

V1.0

2019-10-30

首次发布

V2.0

2020-06-22

新增封装可靠性测试总体流程图，以及测试前后的要求，并将《可靠性测试总体执行标准（工业级）》.xlsx作为本规范的附件

适用范围:

本规范规定了芯片可靠性测试的总体规范要求，包括电路可靠性、封装可靠性。

适用于量产芯片验证测试阶段的通用测试需求，能够覆盖芯片绝大多数的可靠性验证需求。

具体的执行标准可能不是本规范文档，但来源于该规范。

本规范描述的测试组合可能不涵盖特定芯片的所有使用环境，但可以满足绝大多数芯片的通用验证需求。

简介：

本标准规定芯片研发或新工艺升级时，芯片规模量产前对可靠性相关测试需求的通用验收基准。

这些测试或测试组合能够激发半导体器件电路、封装相关的薄弱环节或问题，通过失效率判断是否满足量产出口标准。

相比正常使用场景，该系列测试或测试组合通常以特定的温度、湿度、电压加速的方式来激发问题。

引用文件：

下列文件中的条款通过本规范的引用而成为本规范的条款。

凡是注日期的引用文件，其随后所有的修改单（不包括勘误的内容）或修订版均不适用于本规范，然而，鼓励根据本规范达成协议的各方研究是否可使用这些文件的最新版本。

凡是不注日期的引用文件，其最新版本适用于本规范。

序号

参考标准

说明

1

JESD47I

可靠性测试总体标准

2

3

1.可靠性概念范畴

“可靠性”是一个含义广泛的概念，以塑封芯片为例，狭义的“可靠性”一般芯片级可靠性，包括电路相关的可靠性（ESD、Latch-up、HTOL）和封装相关的可靠性（PC、TCT、HTSL、HAST等）。

但是芯片在应用场景中往往不是“独立作战”，而是以产品方案（PCB板上的一个元器件）作为最终应用。

因此广义的“可靠性”还包括产品级的可靠性，例如上电温循试验就是用来评估芯片各内部模块及其软件在极端温度条件下运行的稳定性，产品级的可靠性根据特定产品的应用场景来确定测试项和测试组合，并没有一个通用的规范。

本规范重点讲述芯片级可靠性要求。

2.通用芯片级可靠性测试要求

2.1电路可靠性测试

注1：

ELFR可包含在HTOL测试中，HTOL测试会在168h回测，作为评估早期失效率的重要判据。

注2：

ED一般在首样回片测试阶段完成，包含在电气性能测试中，可靠性测试过程不用关注。

注3：

样本量SS（SampleSize）及可接受失效量Accept的取值由附录1给出，下文同。

2.2封装可靠性测试（非密封封装-塑封）

注1：

THB和HAST测试根据实际需求二选一，HAST测试时间更短，海思一般选做HAST；

注2：

5种测试条件根据实际应用条件选做一种；

注3：

JEDEC建议如果已做HAST测试，UHAST测试可以不做，但海思uHAST和bHAST为必做项；

注4：

锡球剪切测试，一般在PC、HAST、TCT、HTSL等封装可靠性做完后进行，作为DPA测试项之一集中测试；

注5：

芯片内部引线键合测试，一般在PC、HAST、TCT、HTSL等封装可靠性做完后进行，作为DPA测试项之一集中测试；

注6：

芯片或封装键合强度的测试，一般在PC、HAST、TCT、HTSL等封装可靠性做完后进行，作为DPA测试项之一集中测试；

注7：

可焊接性测试，一般在PC、HAST、TCT、HTSL等封装可靠性做完后进行，作为DPA测试项之一集中测试；

注8：

锡晶须测试，一般在PC、HAST、TCT、HTSL等封装可靠性做完后进行，作为DPA测试项之一集中测试；

2.3封装可靠性测试（密封封装-陶封）

1.4非易失性存储器件附加测试

3.DSP芯片可靠性测试执行标准

DSP数字信号处理芯片，以塑封产品为主，主要使用场景为工控类应用，可靠性测试执行的标准总体符合第1章的通用要求，并针对产品特殊性增加一些特定的产品级可靠性测试项，本章将其归纳在附件表格中，实际测试严格执行以下标准，该标准不定期刷新：

4.可靠性测试流程与时间基线

3.1总体流程

首样回片，到可靠性测试完成，大概6个月时间，TR5完成后进入小批量生产阶段。

注：

1、T10、A10、B10分别为ATE向量的几个阶段。

2、CHAR（Characterization）测试针对ATE测试向量做Voltage、Process、Temperature、Frequency四个维度的拉偏测试，一般在高集成度的SOC芯片上有测试要求。

3.2封装可靠性测试流程

封装可靠性测试流程总体如下：

OS：

open-short测试，通常直接用FT测试

EVI：

ExternalVisualInspection外观检查，目检

SAT：

ScanningAcousticTomography，超音波显微镜，用来检测芯片组件内部脱层（Delaminaiton）、裂缝（Crack）、气洞及粘着状况

3.3可靠性测试时间基线

红旗1解释：

SampleBack时间点

红旗2解释：

HTOL168完成时间点（早期失效风险澄清时间点）

5.试验频度

Ø未达到量产要求的芯片，所有必做的可靠性测试项，均需要按测试规范在芯片规模量产前完成测试，低风险项目可以按1个Lot快速验证，高风险项目要求3个Lot。

Ø完成上述可靠性认证测试后，经评审达进入量产阶段。

量产阶段需定期做“快速可靠性测试”。

一般由封测厂完成，需定期收集结果，快速可靠性试验项见第3章附件表格。

6.电路、封装、工艺等变更后的可靠性测试要求

附录1.LTPD抽样检验

抽样测试样本量及失效样本量的LTPD抽样计算公式由下式给出（参考JESD47I）：

（1）

其中：

C为可接受的检验失效样本数量；

为卡方分布，自由度2C+2，置信度90%；

LTPD（LotTolerancePercentDefective）为批容许不良率；

N为样本量；

基于

（1）式计算得到的LTPD抽样检验表如下：

例如，如果按LTPD=1（失效率1%）、C=0（抽样检验结果无失效）进行试验，所需的最少样本量查表为230；同理，按LTPD=5（失效率5%）、C=0（抽样检验结果无失效）进行试验，所需的最少样本量查表为45。