quartusii仿真教程 基于QuartusII的四组智力抢答器的设计与仿真.docx
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quartusii仿真教程基于QuartusII的四组智力抢答器的设计与仿真
quartusii仿真教程基于QuartusII的四组智力抢答器的设计与仿真
COMPONENTQDPBIS
PORT（CLR:
INSTD_LOGIC;
EN:
INSTD_LOGIC;
A,B,C,D:
INSTD_LOGIC;
LED_A:
OUTSTD_LOGIC;
LED_B:
OUTSTD_LOGIC;
LED_C:
OUTSTD_LOGIC;
LED_D:
OUTSTD_LOGIC;
T_LED:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
F_LED:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）
）;
ENDCOMPONENTQDPB;
COMPONENTCONTIS
PORT（
ADD_SUB_SIGN:
INSTD_LOGIC;
CONT_SIGN:
INBIT;
CHOS:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
AA2,AA1,AA0:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
BB2,BB1,BB0:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
CC2,CC1,CC0:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
DD2,DD1,DD0:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）
）;
ENDCOMPONENTCONT;
COMPONENTLED_DRIVIS
PORT（DIN:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
DOUT:
OUTSTD_LOGIC_VECTOR（6DOWNTO0）
）;
ENDCOMPONENTLED_DRIV;
SIGNALT_LED:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALAA2_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALAA1_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALAA0_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALBB2_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALBB1_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALBB0_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALCC2_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALCC1_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALCC0_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALDD2_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALDD1_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALDD0_POINTS:
STD_LOGIC_VECTOR（3DOWNTO0）;
BEGIN
U0:
QDPBPORTMAP（CLR=>CLR,EN=>EN,A=>A,B=>B,C=>C,D=>D,
LED_A=>LED_A,LED_B=>LED_B,LED_C=>LED_C,LED_D=>LED_D,T_LED=>T_LED,F_LED=>F_DISP）;
U1:
CONTPORTMAP（ADD_SUB_SIGN=>ADD_SUB_SIGN,
CONT_SIGN=>CONT_SIGN,CHOS=>T_LED,
AA2=>AA2_POINTS,AA1=>AA1_POINTS,AA0=>AA0_POINTS,BB2=>BB2_POINTS,BB1=>BB1_POINTS,BB0=>BB0_POINTS,CC2=>CC2_POINTS,CC1=>CC1_POINTS,CC0=>CC0_POINTS,DD2=>DD2_POINTS,DD1=>DD1_POINTS,DD0=>DD0_POINTS）;U2:
LED_DRIVPORTMAP（DIN=>T_LED,DOUT=>T_DISP）;
U3:
LED_DRIVPORTMAP（DIN=>AA2_POINTS,DOUT=>AA2_DISP）;U4:
LED_DRIVPORTMAP（DIN=>AA1_POINTS,DOUT=>AA1_DISP）;U5:
LED_DRIVPORTMAP（DIN=>AA0_POINTS,DOUT=>AA0_DISP）;U6:
LED_DRIVPORTMAP（DIN=>BB2_POINTS,DOUT=>BB2_DISP）;U7:
LED_DRIVPORTMAP（DIN=>BB1_POINTS,DOUT=>BB1_DISP）;U8:
LED_DRIVPORTMAP（DIN=>BB0_POINTS,DOUT=>BB0_DISP）;U9:
LED_DRIVPORTMAP（DIN=>CC2_POINTS,DOUT=>CC2_DISP）;U10:
LED_DRIVPORTMAP（DIN=>CC1_POINTS,DOUT=>CC1_DISP）;
U11:
LED_DRIVPORTMAP（DIN=>CC0_POINTS,DOUT=>CC0_DISP）;U12:
LED_DRIVPORTMAP（DIN=>DD2_POINTS,DOUT=>DD2_DISP）;U13:
LED_DRIVPORTMAP（DIN=>DD1_POINTS,DOUT=>DD1_DISP）;U14:
LED_DRIVPORTMAP（DIN=>DD0_POINTS,DOUT=>DD0_DISP）;ENDEX;
系统输入信号是复位信号CLR，允许抢答信号EN，计分脉冲信号ADD_SUB_SIGN，计分加/减信号CONT_SIGN;系统输出信号是各组的抢答成功指示灯LED_A、LED_B、LED_C、LED_D，显示成功抢答组号T_LED,显示报警提前抢答的组号F_LED。
A组计分显示信号：
AA2，AA1，AA0、B组计分显示信号：
BB2，BB1，BB0、C组计分显示信号：
CC2，CC1，CC0、D组计分显示信号：
DD2，DD1，DD0;
当CLR为低电平，EN为高电平，ADD_SUB_SIGN为时钟信号，CONT_SIGN为高电平。
如果A组抢答成功则T_LED显示A组组号。
A组回答正确A组计分显示信号进行加一分否则减一分。
当CLR为低电平，EN为高电平，ADD_SUB_SIGN=‘1’。
如果B组抢答成功则T_LED显示B组组号。
B组回答正确B组计分显示信号进行加一分否则减一分。
当CLR为低电平，EN为高电平，ADD_SUB_SIGN=‘1’。
如果C组抢答成功则T_LED显示C组组号。
C组回答正确C组计分显示信号进行加一分否则减一分。
当CLR为低电平，EN为高电平，ADD_SUB_SIGN=‘1’。
如果D组抢答成功则T_LED显示D组组号。
D组回答正确A组计分显示信号进行加一分否则减一分[10]。
3.3抢答判别模块的设计
抢答判别模块具有第一轮抢答判别和锁存功能，其程序流程图如图3.1所示。
主持人允许参赛小组进行抢答时，最先按下抢答按钮的小组将获得抢答权限。
获得抢答权限的同时通过锁存功能，即使其他小组再按下抢答按钮也无效，并且模块输出相应的组号和信号指示。
如果参赛小组在没有获得主持人允许抢答的前提下而按了抢答按钮时，模块中对改组将输出报警信号。
图3.1抢答判别模块程序流程图
使用VHDL编写程序时，在实体中定义清零信号（CLR）、允许抢答信号（EN）、四组抢答按钮（A,B,C,D）、抢答成功指示灯（LED_A、LED_B、LED_C、LED_D）、显示成功抢答组号（T_LED）和报警提前抢答组号（F_LED）。
在结构体的功能说明语句中，应定义一个暂存报警信号（F_LED_STATE），暂存A,B,C,D四组状态信号（STATES），以及暂存抢答成功组号的指示灯状态（LED_STATE）。
在结构体的功能描述语句中，首先使用IF语句判断清除信号是否有效，若有效，则将F_LED、LED_STATE、和T_LED的内容清除，然后用ELSIF语句判断主持人是否按下允许抢答，EN=‘0’表示主持人没有同意小组抢答；EN=‘1’表示主持人允许小组抢答[11]。
使用CASE语句描述小组抢答情况。
抢答判别模块程序编写如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYQDPBIS
PORT（CLR:
INSTD_LOGIC;
EN:
INSTD_LOGIC;
A,B,C,D:
INSTD_LOGIC;
LED_A:
OUTSTD_LOGIC;
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