第3部分计算机程序员FPGA嵌入式应用3级理论知识复习题.docx
《第3部分计算机程序员FPGA嵌入式应用3级理论知识复习题.docx》由会员分享，可在线阅读，更多相关《第3部分计算机程序员FPGA嵌入式应用3级理论知识复习题.docx（114页珍藏版）》请在冰点文库上搜索。
第3部分计算机程序员FPGA嵌入式应用3级理论知识复习题
第3部分
理论知识复习题
基本概念
数字电路基础
一、判断题（将判断结果填入括号中。
正确的填“√”，错误的填“×”）：
1.要构成5进制计数器，至少需要3个触发器，其无效状态有3个。
（√）
2.十进制数（25）D转换为二进制数为（11001）B。
（√）
3.逻辑变量只有两个值，即0和1，两者并不表示数量的大小。
（√）
4.组合逻辑电路通常由门电路组合而成。
（√）
5.组合电路的结构特点是输入信号单向传输的，电路中不含反馈回路。
（√）
6.奇校验位的值是其余各数据位的异或运算。
（√）
7.由于门电路平均延迟时间的差异，使信号从输入经不同的通路传输到输出级的时间不同，这样可能导致逻辑电路的错误输出，这种现象称为竞争冒险。
（）
8.锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态，而触发器对脉冲边沿敏感，其状态只有在时钟脉冲的上升沿或下降沿的瞬间改变。
（）
9.同步时序电路具有统一的时钟CP控制。
（）
10.异步时序逻辑电路没有统一的时钟脉冲，电路状态的改变必须考虑外部输入信号及对应存储器的时钟端或控制端有无信号作用。
（）
11.异步时序电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。
（）
12.实现一个8进制计数器最少需要3个D触发器。
（）
13.为了获得高精度的D/A转换器，不仅应选择位数较多的高分辨率的D/A转换器，而且还需要选用高稳定度的VREF和低零漂的运算放大器等器件与之配合才能达到要求（）
14.Moore型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。
（）
15.在状态机的编码方式中，最常用的是顺序编码和One-hot编码方式。
（）
16.IP是指一种事先定义，经验证可以重复使用的，能完成某些功能的组块。
（）
17.用户自己编写的IP核不属于IP核的提供形式。
（）
18.IP核的重用是设计人员赢得迅速上市时间的主要策略。
（）
19.IP应具有多种工艺下的可用性，提供各种库的综合脚本，可以移植到新的技术。
（）
20.IP的验证必须是完备的，具有可重用性的。
（）
21.可再用IP是着眼于按各种再使用标准定义的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。
（）
22.国内IP市场相对落后的原因是IP使用公司的规模太小因而很难承受高昂的IP使用费用。
（）
23.EDA技术的发展主要经过了CAD、CAE、ESDA这3个发展阶段。
（）
24.电子系统级（ESL）设计主要分3步走，首先是功能设计，其次是基于应用的结构设计，最后是基于平台的结构设计。
（）
25.动态验证是通过观察电路模型在外部的激励信号作用下的实时响应来判断该电路系统是否实现了预期功能。
（）
26.静态时序分析工具通过路径计算延迟的总和，并比较相对于预定义时钟的延迟，它仅关注时序间的相对关系而不是评估逻辑功能。
（）
27.内建自测试的基本思想是电路自己生成测试向量，而不是要求外部施加测试向量，它依靠自身来决定所得到的测试结果是否正确。
（）
28.物理验证是IC设计的最后一个环节，是电路设计与工艺设计的接口。
（）
29.一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。
（）
30.在Spartan3EFPGA中，硬件乘法器最大可以支持18（bits）x18（bits）的无符号数乘法运算。
（）
31.IOB的全称是输入输出块。
（）
32.使用数控阻抗DCI可以提高信号的完整性，主要是通过消除残端反射。
（）
33.在FPGA领域，DSM的全称是分布式存储器。
（）
34.Xilinx公司的块RAM资源的结构基本容量是18Kb.（）
35.全局时钟驱动整个FPGA的单元模块，但是相对LC，M9K，全局时钟资源很少，所以需要合理的分配。
（）
二、单项选择题（选择一个正确的答案，将相应的字母填入题内的括号中）：
1.下列信号中，（）是数字信号。
A.交流电压
B.开关状态
C.直流电流
D.无线电载波
2.数字电路比模拟电路抗干扰能力（）。
A.差
B.强
C.相同
D.无法比较
3.对83个信号编码，至少需要（）位二进制数。
A.6
B.7
C.8
D.9
4.一位4位的二进制加计数器，由0000状态开始经过25个时钟周期后，此计数器状态为（）
A.1100
B.1000
C.1001
D.1010
5.将十进制数25转换为二进制数为（）。
A.（11001）B
B.（10101）B
C.（11101）B
D.（01101）B
6.欲对全班43个同学以二进制代码编码表示，最少需要二进制码的位数是（）
A.5
B.6
C.8
D.43
7.数字电路有（）种电平状态。
A.1
B.2
C.3
D.4
8.高电平用1表示，低电平用0表示，称为（）逻辑。
A.负
B.正
C.反
D.无
9.若两个逻辑函数相等，则它们必然具有唯一的（）。
A.真值表
B.逻辑表达式
C.电路图
D.逻辑图形符号
10.某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。
若以CBA的顺序列真值表，则表中F=1的个数为（）个。
A.4
B.5
C.6
D.7
11.逻辑代数运算中，A+A=（）
A.2A
B.A
C.A2
D.1
12.下列不属于逻辑代数的基本规则的是（）。
A.代入规则
B.反演规则
C.对偶规则
D.吸收规则
13.AB+A在四变量卡诺图中有（）个小格是“1”。
A.13
B.12
C.6
D.5
14.一逻辑函数的最小项之和的标准形式，它的特点是（）
A.项数最少
B.每个乘积项的变量数最少
C.每个乘积项中，每种变量或其反变量只出现一次
D.每个乘积项的数值最小，故名最小项
15.组合逻辑电路通常由（）组合而成。
A.门电路
B.触发器
C.计数器
D.寄存器
16.编码器属于（）逻辑电路。
A.时序
B.组合
C.触发器
D.寄存器
17.组合逻辑电路的正确设计步骤（）
（1）分析设计要求
（2）进行逻辑和必要变换；得出最简逻辑表达式
（3）画逻辑图
A.
（1）
（2）（3）
B.
（2）（3）
（1）
C.（3）
（2）
（1）
D.
（1）（3）
（2）
18.在四变量卡诺图中，逻辑上不相邻的一组最小项为（）。
A.m1与m3
B.m4与m6
C.m5与m13
D.m9与m7
19.半加器的进位是两个输入操作数的（）逻辑运算结果。
A.与
B.或
C.与非
D.异或
20.半加器的结果位是两个输入操作数的（）逻辑运算。
A.与
B.或
C.与非
D.异或
21.下列不属于消除竞争冒险的方法的是（）。
A.增加反向驱动电路
B.发现并消去互补变量
C.增加乘积项
D.输出端并联滤波电容器
22.组合逻辑电路的竞争冒险是由于（）引起的。
A.电路不是最简
B.电路有多个输出
C.电路中存在延迟
D.电路中使用不同的门电路
23.下列触发器中，不能在cp上升沿/下降沿翻转从而克服了空翻现象的是（）。
A.边沿D触发器
B.基本RS触发器
C.JK触发器
D.T触发器
24.存储8位二进制信息要（）个触发器
A.2
B.4
C.8
D.10
25.下列电路中，不属于时序逻辑电路的是（）
A.计数器
B.加法器
C.寄存器
D.M序列信号发生器
26.构成计数器的基本电路是（）
A.与门
B.或门
C.非门
D.触发器
27.若从0分别计数到64和10000，分别需要（）个触发器。
A.7,14
B.8,14
C.8,13
D.7,13
28.同步时序逻辑电路分析的正确步骤是（）
（1）列出电路次态真值表
（2）根据状态图，用文字描述电路的逻辑功能
（3）根据次态真值表和输出表达式，作出给定电路的状态表和状态图
（4）根据给定的同步时序电路，写出输出函数和激励函数表达式
A.
（1）
（2）（3）（4）
B.（4）
（1）（3）
（2）
C.（4）（3）
（2）
（1）
D.
（2）（3）
（1）（4）
29.分析时序逻辑电路的一般步骤为（）
（1）用文字描述所给时序逻辑电路的逻辑功能
（2）根据给定的时序电路图写出各逻辑方程式
（3）将驱动方程代入相应触发器的特性方程，求得各触发器的各次态方程，也就是时序逻辑电路的状态方程。
（4）根据状态方程和输出方程，列出时序电路的状态表，画出状态图和时序图。
A.
（1）
（2）（3）（4）
B.
（2）（3）（4）
（1）
C.
（2）
（1）（3）（4）
D.
（2）（3）
（1）（4）
30.以下属于异步时序逻辑电路的是（）
A.FIFO
B.加法器
C.译码器
D.比较器
31.简单异步时序电路的分析过程不包括下面哪项（）
A.写出各触发器的时钟方程、驱动方程和电路的输出方程
B.列状态真值表，状态真值表的输入外部输入和状态输入，输出包括状态输出和外部输出
C.从状态真值表中判断电路是否能够自启动
D.将状态真值表转换成状态转移图
32.关于异步时序电路的分析，下面哪项描述是正确的（）
A.由状态转移图可以得到时序电路的逻辑功能
B.在列状态真值表，列出状态真值表的输入组合必须保证完整，例如若有N个外部输入和M个状态变量，则输入组合是M×N个
C.从状态真值表就能够判断电路是否可以自启动
D.如果该异步时序电路中包含有无效状态，则该电路无法实现自启动
33.JK触发器的特性方程为（）
A.Qn=JK+J`K`
B.Qn=JKQ
C.Qn=JQ+K`Q`
D.Qn=JQ`+K`Q
34.设计一个10进制的计数器，至少需要用到（）个D触发器
A.3
B.4
C.5
D.6
35.某数/摸转换器的输入为8位二进制数字信号（D7~D0），输出为0~25.5V的模拟电压。
若数字信号的最低位是“1”其余各位是“0”，则输出的模拟电压为（）。
A.2.55V
B.0.1V
C.0V
D.0.5V
36.已知D/A转换电路中，当输入数字量为10000000时，输出电压为6.4V，则当输入为01010000时，输出电压为（）。
A.6V
B.5V
C.4V
D.3V
37.实现A/D转换主要有四个步骤，其中（）不是A/D转换的步骤。
A.采样
B.插值
C.量化
D.编码
38.下列几种A/D转换器中，转换速度最快的是（）
A.并行A/D转换器
B.计数型A/D转换器
C.逐次逼近型A/D转换器
D.双积分A/D转换器
39.摩尔（moore）状态机是一种（）的状态机。
A.输出信号仅和状态有关
B.输出信号和状态与输入信号有关
C.输出信号仅和输入有关
D.输出信号与状态无关
40.码值是单个位变化的是（）
A.二进制编码方式的状态机
B.格雷码编码方式的状态机
C.余三码编码方式的状态机
D.以上都是
41.米勒（mealy）状态机是一种（）的状态机。
A.输出信号仅和状态有关
B.输出信号和状态与输入信号有关
C.输出信号仅和输入有关
D.输出信号与状态无关
42.码值是连续编码的是（）
A.二进制编码方式的状态机
B.格雷码编码方式的状态机
C.余三码编码方式的状态机
D.以上都是
43.在一个由4个状态组成的状态机对应的状态编码分别为：
State1=4'b0001，State2=4'b0010,State3=4'b0100,State4=4'b1000。
则该编码方式为（）。
A.BCD
B.Gray
C.One-Hot
D.Binary
44.在一个由4个状态组成的状态机对应的状态编码分别为：
State1=2'b00，State2=2'b01,State3=2'b11,State4=2'b10。
则该编码方式为（）。
A.BCD
B.Gray
C.One-Hot
D.Binary
45.XilinxIP核的配置文件的后缀（）
A.bit
B.hex
C.xco
D.VHO
46.IP核在EDA技术和开发中具有十分重要的地位，IP是指（）。
A.知识产权；
B.互联网协议；
C.网络地址；
D.都不是；
47.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为（）。
A.软IP
B.固IP
C.硬IP
D.都不是
48.IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为（）。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；
B.提供设计的最总产品----掩膜；
C.以网表文件的形式提交用户，完成了综合的功能块；
D.都不是。
49.可配置IP是参数化后的，可重定目标IP，其优点是可以对功能加以裁剪，以符合特定的应用，以下不是可配置的参数的是（）
A.总线宽度
B.存储器容量
C.使能功能块
D.功耗
50.下列关于IP重用的说法错误的是（）
A.IP核的重用是设计人员赢得迅速上市时间的主要策略。
B.调用IP核能避免重复劳动，大大减轻工程师的负担。
C.IP核包括硬IP和软IP。
D.IP核最大的优点是确保性能，但难以转移到新的结构中，是不可重配置。
51.IP核设计目前不可实现的目标是（）
A.通用性好
B.正确性有100%的保证
C.可移植性好
D.即插即用
52.IP核设计的理想目标是（）
A.通用性好
B.可移植性好
C.即插即用
D.正确性有100%的保证
53.下列关于IP的设计流程正确的是（）
A.规划和制定设计规范->定义关键特性->模块设计和集成->IP产品化->产品发布
B.定义关键特性->规划和制定设计规范->模块设计和集成->IP产品化->产品发布
C.规划和制定设计规范->定义关键特性->模块设计和集成->产品发布->IP产品化
D.定义关键特性->规划和制定设计规范->模块设计和集成->产品发布->IP产品化
54.在项目规划和制定设计规划阶段，将开发整个项目周期中需要的关键文档，以下选项不包含其中的是（）
A.功能设计规范
B.验证规范
C.对外系统接口的详细定义
D.开发计划
55.IP验证策略需要涵盖的测试类型有（）
A.兼容性验证
B.边界验证
C.随机验证
D.以上都是
56.以下关于验证平台的特征说法错误的是（）
A.验证平台的设计不会随着测试模块的不同而不同。
B.以事务处理的方式产生测试激励，检查测试响应。
C.验证平台应该尽可能地使用可重用仿真模块，而不是从头开始编写。
D.所有的响应检查应该是自动的，而不是设计人员通过观看仿真波形的方式来判断结果是否正确。
57.下列关于可再用IP的说法正确的是（）
A.可再用IP是在充分高的抽象级上设计的，因而可以方便地在各种工艺和结构上转移。
B.可再用IP是参数化后的可重定目标IP，其优点是可以对功能加以裁剪以符合特定的应用。
C.可再用IP是着眼于按各种再使用标准定义的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。
D.以上说法均不正确。
58.根据IP的使用划分，IP建立者可以设计（）种形式的IP。
A.2
B.3
C.4
D.5
59.国内IP市场相对落后有很多原因，以下选项不是原因之一的是（）
A.IP使用公司的规模太小因而很难承受高昂的IP使用费用；
B.IP设计公司设计实力太弱以至于还没有自己的IP；
C.相关法律还不太成熟；
D.IP未能得到充分的重视。
60.以下不属于IP供应商的是（）
A.ARM
B.Rambus
C.Ceva
D.华为
61.一般把EDA技术发展分为3个阶段，以下选项不是EDA技术的发展阶段的是（）
A.CAD
B.GAL
C.CAE
D.ESDA
62.下列不属于EDA技术共同特点的是（）。
A.使用EDA软件设计电子系统，提高了设计的效率，缩短了设计周期。
B.使用EDA软件设计的电子系统，采用了模块化和层次化的设计方法。
C.使用EDA软件设计电子系统，不再需要分工设计，团体协作。
D.大多数EDA软件都具有仿真和模拟功能。
63.英文缩写ESL在EDA领域的具体含义是（）
A.ElectronicSystemLevel
B.ElectronicSportsLeague
C.ExpectedSignificanceLevel
D.EnglishasaSecondLanguage
64.目前的ESL工具通常采用工业建模语言进行建模，以下不是常用的工业建模语言的是（）
A.VB
B.C/C++
C.SYSTEMC
D.SYSTEMverilog
65.比较动态验证和静态验证，以下选项不是动态验证的不足的是（）
A.动态验证很难选择激励达到覆盖电路所有功能的目的；
B.动态仿真很耗费时间；
C.动态验证只限于数字逻辑电路；
D.以上都是。
66.以下不属于动态验证工具的是（）
A.NanoSim
B.SPICE
C.Primetime
D.ModelSim
67.以下不是静态验证需要输入的信息的是（）
A.激励信息
B.电路模型
C.相关参数
D.命令
68.以下属于静态验证工具的是（）
A.NanoSim
B.SPICE
C.Primetime
D.ModelSim
69.以下属于逻辑综合工具的是（）
A.NanoSim
B.DesignCompiler
C.Primetime
D.ModelSim
70.一个好的综合工具的典型优化策略有（）
A.器件复用
B.时序重排
C.状态机重新编译
D.以上都是
71.内建自测（BIST）的基本结构包含电路有（）
A.选择器，向量生成器
B.响应分析器，选择器
C.被测电路，BIST控制器
D.以上都是
72.常用的可测性设计有（）
A.内部扫描测试设计
B.自动测试矢量生成
C.边界扫描测试
D.以上都是
73.在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（）。
A.仿真器
B.综合器
C.布局布线器
D.下载器
74.以下属于布局布线工具的是（）
A.Astro
B.DesignCompiler
C.Primetime
D.ModelSim
75.下列不属于物理验证的分类类别的是（）
A.DRC（设计规则检查）
B.ERC（电器规则检查）
C.LVS（版图电路图同一性比较）
D.CTS（时钟树综合）
76.以下不属于参数提取类别的是（）
A.1-D提取
B.2-D提取
C.3-D提取
D.4-D提取
77.Xilinx公司定义的FPGA的最基本逻辑单位（）。
A.LUT
B.slice
C.CLB
D.RAM
78.下面哪个选项不属于Slice的内部结构（）
A.多路复用器
B.触发器
C.LUT
D.DCM
79.FPGA的可编程是主要基于（）结构。
A.查找表（LUT）；
B.与阵列可编程；
C.或阵列可编程；
D.与或阵列可编程；
80.FPGA内的LUT本质上就是一个（）。
A.触发器
B.寄存器
C.RAM
D.以上都不是
81.在设计中要例化一个硬件乘法器以下方法不能实现的是
A.CoreGen
B.LanguageTemplate
C.ArchitetureWizard
D.原理图方式
82.当使用CoreGen生成一个乘法器的时候，下面哪个选项属于不可配置的（）
A.乘法器类型
B.输出端的符号和位宽
C.同步复位和时钟使能端的优先级
D.乘法器的结构组成
83.下列有关IOB的说法错误的是（）
A.IOB中分开了输入、输出端的时钟及时钟使能信号。
B.IOB中共享了置位和复位信号。
C.IOB中输入口采用了两个DDR寄存器。
D.IOB中输出口采用了两个DDR寄存器。
84.Xilinx的输入输出块称为（）
A.IOB
B.LAB
C.slice
D.LUT
85.下面不是单端I/O标准的是（）。
A.LVTTL
B.LVMOS
C.LVDS
D.GTL
86.下面不是信号标准的是（）
A.GTLP
B.LDT
C.BLVDS
D.ULVDS
87.使用数控阻抗DCI的好处是（）。
A.可以提高信号的完整性，通过消除残端反射。
B.减少板子布线的复杂度
C.减少为消除残端反射的外部电阻的数量。
D.以上全部是。
88.下列有关数控阻抗DCI的说法错误的是（）。
A.DCI常放置在传输线路的尾端。
B.DCI可消除温度，电压对线路的影响。
C.DCI将影响信号的完整性，主要是因为产生了残端反射。
D.电路采用DCI可以减少板子布线的复杂度。
89.在xilinx中RAM的实现方法有（）。
A.内嵌
升级会员 