vhdl基础复习题.docx

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vhdl基础复习题

一、名词解释

1.VHDL（VeryhighspeedintergatedcircuitHardwareDescriptionLanguage）:

非常高速集成电路的硬件描述语言。

2.实体说明：

用来描述电路器件的外部情况及各信号端口的基本性质。

3.结构体:

通过若干并行语句来描述设计实体的逻辑功能（行为描述）或内部电路结构（结构描述），从而建立设计实体输出与输入之间的关系。

4.类属表:

用来确定设计实体中定义的局部常数，用以将信息参数传递到实体，用类属表指明器件的一些特征。

最常用的是上升沿和下降沿之类的延迟时间，负载电容、驱动能力和功耗等。

5.数据对象:

数据对象是数据类型的载体，共有三种形式的对象：

Constant（常量）、Variable（变量）、Signal（信号）。

6.并行语句:

并行语句有五种类型，可以把它们看成结构体的五种子结构。

这五种语句结构本身是并行语句，但内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句，如进程内部包含的即为顺序语句。

五种语句结构分别为块语句、进程语句、信号赋值语句、子程序调用语句和元件例化语句。

7.程序包:

程序包可定义一些公用的子程序、常量以及自定义数据类型等。

各种VHDL编译系统都含有多个标准程序包，如Std-Logic-1164和Standard程序包。

用户也可已自行设计程序包。

程序包由两个独立的单元组成：

程序包声明单元和程序包体单元构成。

二、写出下列缩写的中文（或者英文）含义

1.ASIC专用集成电路

2.FPGA现场可编程门阵列

3.IP知识产权核（软件包）

4.JTAG联合测试行动小组

5.VHDL超高速集成电路硬件描述语言

6.FPGA现场可编程门阵列

7.RTL寄存器传输级

8.SOPC可编程片上系统

EAB嵌入式阵列块

HDL硬件描述语言

9.LPM参数可定制宏模块库

10.RTL寄存器传输级

11.UART串口（通用异步收发器）

12.ISP在系统编程

13.IEEE电子电气工程师协会

14.ASIC专用集成电路

15.LAB逻辑阵列块

16.IP核：

是指完成某种功能的设计模块。

17.FPGA：

现场可编程门阵列。

18.SOC：

系统芯片，是指把一个完整的系统集成在一个芯片上。

19.HDL：

硬件描述语言，是一种用文本形式来描述和设计电路的语言。

20.综合：

指的是将较高层次的设计描述自动转化为较低层次描述的过程。

能够将原理图或HDL语言表达成描述的电路功能转化为具体结构网表的工具。

21.适配：

将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件。

22.仿真：

对所设计电路的功能的验证。

23.编程：

把适配后生成的编程文件装入到PLD器件中的过程。

24.参数化模块库：

参数化模块库中是一些经过验证的功能模块，用户可以根据自己的需要设定模块的端口和参数，即可完成模块的定制。

25.PLD：

可编程逻辑器件（ProgrammableLogicDevice）

26.PLA：

可编程逻辑阵列（ProgrammableLogicArray）

27.PAL：

可编程阵列逻辑（ProgrammableArrayLogic）

28.GAL：

通用阵列逻辑（GenericArrayLogic）

29.CPLD：

复杂可编程逻辑器（ComplexProgrammableLogicDevice）

30.ASIC：

专用集成电路（ApplicationSpecificIntegratedCircuit）

31.ISP：

在系统编程（In-SystemProgrammable）

三、填空题

1．CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三部分组成。

。

2．FPGA由可编程逻辑块（CLB）、可编程互连单元（I/O）和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。

3．CPLD是基于乘积项的可编程结构，即由可编程的与阵列和固定的或阵列来完成功能。

而FPGA采用查找表LUT结构的可编程结构。

4．硬件描述语言（HDL）是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言。

它的种类很多，如VHDL、VerilogHDL、AHDL。

5．VHDL的基本描述语句包括一系列顺序语句和并行语句两大基本描述语句。

6．VHDL的库分为两类：

设计库和资源库。

7．利用EDA技术进行电路设计时设计输入有多种方式，如：

波形输入方式、原理图输入方式、文本输入方式。

8．VHDL实体部分的端口模式用来说明信号的流动方向，共有四种类型：

IN、OUT、BUFFER、INOUT。

9．结构体的结构化描述主要描述电路的组成，即元件之间的互连。

主要用元件例化语句和生成语句来实现。

10．VHDL语言的操作符有四种，即逻辑运算符、关系运算符、算术运算符、并置运算符。

11、EDA即_____电子设计自动化__。

12、CPLD和FPGA统称为_____高密度可编程逻辑器件

13、可编程逻辑器件的设计过程可以分为四个步骤_设计输入__,_设计实现____,

_设计校验__,_下载编程_________

14、目前应用最广泛的HDL（硬件描述语言）有___VHDL__,__Verilog-HDL_______

15、构成一个完整的VHDL语言程序的五个基本结构是＿实体＿＿，＿结构体＿＿，＿库＿＿＿＿，＿程序包＿＿，＿＿配置＿。

VHDL的实体说明部分（ENTITY）主要功能是描述____电路的外部接口

16、VHDL中有三种基本的数据对象，分别是常量_________、_信号________、__变量______。

在VHDL语句中,“--”符号表示注释

17、在VHDL中，把“DATA”定义为信号，数据类型为整数的语句___________________________________________________________。

在VHDL中，语句CLK’EVENTANDCLK=’1’表示信号CLK的上升沿

10、VHDL程序文件的扩展名是___VHD

18．将硬件描述语吉转化为硬件电路的重要工具软件称为HDL综合器。

19．EDA的设计输入主要包括文本输入方式、图形输入和波形输入方式。

20．文本输入是指采用硬件描述语言进行电路设计的方式。

21．功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。

22．时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为后仿真或延时仿真。

23．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为自顶向下（Top-Down）的设计法。

24．EDA设计流程包括设计准备、设计输入、设计处理和器件编程四个步骤。

25．EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。

26．EDA工具大致可以分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）和下载器等五个模块。

27、VHDL的实体由_实体声明__________部分和__结构体_组成。

28、VHDL的实体声明部分指定了设计单元的输入/输出端口或引脚_，它是设计实体对外一个通信界面，是外界可以看到的部分。

29、VHDL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。

30、在VHDL的端口声明语句中，端口方向包括IN（输入）、OUT（输出）、INOUT（双向）和BUFFER（具有读功能的输出）。

31、VHDL的变量（VARIABLE）是一个局部量，它只能在进程、函数和过程中声明和使用。

32、VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳_当前值，也可以保持历史值。

33、在VHDL中，标准逻辑位数据有九逻辑值。

34、VHDL的顺序语句只能出现在进程_、过程和函数中，是按程序书写的顺序自上而下、一条一条地执行。

35、VHDL并行语句在结构体中的执行是并行运行的，其执行方式与语句书写的顺序无关。

36、在VHDL的各种并行语句之间，可以有_信号来交换信息。

37、VHDL的PROCESS（进程）语句是由顺序语句组成的，但其本身却是并行语句。

38、VHDL的并行信号赋值语句的赋值目标必须都是信号。

39、VHDL的子程序有过程_和函数两种类型。

40、VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入_程序包中。

41、VHDL的函数分为函数首和函数体两部分，调用前需要将它们装入程序包中。

42、元件例化是将预先设计好的设计实体作为一个元件，连接到当前设计实体中一个指定的端口。

43、程序包是用VHDL语言编写的，其源程序也需要以.VHD文件类型保存。

44、VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为文本输入设计法

45、数字系统中常用的LSI（大规模集成电路）可分为非用户定制电路（又称为通用集成电路）、全用户定制电路（又称为专用集成电路和半用户定制电路三种类型。

46、可编程逻辑器件PLD属于半用户定制电路。

47、利用EDA工具，设计者只需用_硬件描述语言来完成对系统功能的描述，然后由计算机软件自动完成设计处理，得到PLD设计结果。

48、基于EDA技术的设计中，通常有两种设计思路，一种是自顶向下的设计思路，一种是自底向上的设计思路。

49、IP核分为硬核、固核和软核三种类型。

50、数字器件经历了从SSI、MSI、LSI到VLSI，直到现在的SOC。

51、数字系统的实现主要可选择两类器件，一类是可编程逻辑器件（PLD），另一类是专用集成电路（ASIC）。

52、基于FPGA/CPLD器件的数字系统设计主要包括设计输入、综合FPGA/CPLD器件适配、仿真和编程下载等步骤。

53、设计输入有多种表达方式，最常用的是原理图方式和HDL文本方式两种。

54、原理图设计应输入源文件、然后创建工程、对设计进行编译，之后进行波形仿真。

55、在QuartusII创建工程要设定有关内容如工程名、目标器件、选用的综合器和仿真器等。

56、在QuartusII中进行波形仿真需进行如下步骤：

打开波形编辑器、输入信号节点、编辑输入信号波形、仿真器参数设置和观察仿真结果。

57、SPLD（简单的可编程逻辑器件）包括PROM、PLA、PAL和GAL四类器件。

58、HDPLD（高密度可编程逻辑器件）主要包括CPLD和FPGA两类器件。

59、PLD器件按照可以编程的次数可以分为一次性编程器件和可多次编程器件两类。

四、选择题

1、LIBRARY___A____;

USEIEEE.STD_LOGIC_1164.ALL;

A.IEEE     B.STD    

2、ENTITYcounterIS

      PORT（Clk:

IN     STD_LOGIC;

           Q:

BUFFER STD_LOGIC_VECTOR（2DOWNTO0））;

END ___B___________;

A.counter23      B.counter      C.work

3、ENTITYcounterIS

      PORT（Clk:

IN     STD_LOGIC;

Q:

BUFFER STD_LOGIC_VECTOR（2DOWNTO0））;

…………….

ARCHITECTUREaOF __B______  IS

A.counter23      B.counter      C.work

4、ARCHITECTURE a OFmux4 IS

BEGIN

…………………

  END___A___；

A.. a      B. b      C. c

5、LIBRARYIEEE;

A_____.ALL;

A.STD_LOGIC_1164      B.IEEE_LOGIC_1164      C.WORK_LOGIC_1164

6、下列是一个四选一的数据选择器的实体，S，A，B，C，D是输入端，Y是输出端

ENTITYmulti_4vIS

       PORT（S      :

__A____  STD_LOGIC_VECTOR（1DOWNTO0）;

        A,B,C,D :

___A___  STD_LOGIC;

                     Y :

__B_____ STD_LOGIC

        ）;

ENDmulti_4v;

A. IN      B.OUT      C. BUFFER

7、下面是一个计数器的实体，clk是输入端，q是输出端

ENTITYcountclrIS

 PORT（clk :

__A_____STD_LOGIC;

        q   :

____C_____STD_LOGIC_VECTOR（7DOWNTO0））;

ENDcountclr;

ARCHITECTUREoneOFcountclrIS

BEGIN

………………

A. IN      B. OUT      C.BUFFER

8、ARCHITECTURE one OFmulti_4vIS

_B_______

……..

END one;

A. IN      B. BEGIN      C.END

9、PROCESS（clk）

        VARIABLEqtmp:

STD_LOGIC_VECTOR（7DOWNTO0）;

        ___C______

         IFclk'eventANDclk='1'THEN

……………….

ENDPROCESS;

A. IN      B. END      C.BEGIN

10、CASEDIS

       WHEN0__A____S___C____"0000001";      --0

A. =>       B. >=      C. <=

11、IFclr='0'THENqtmp:

="00000000";

                    ELSE qtmp:

=qtmp+1;

      ____B____;

A. ENDPROCESS      B. ENDIF      C.BEGIN

12、IFj='0'ANDk='0'THENNULL;

             __C_____ j='0'ANDk='1'THEN

              qtmp<='0';  

A. ELSEIF      B. ELSE IF      C.ELSIF

13、PROCESS（clk）

        VARIABLEqtmp:

STD_LOGIC_VECTOR（7DOWNTO0）;

        BEGIN

         IFclk'eventANDclk='1'THEN

       IFclr='0'THENqtmp__C___"00000000";

A. =>       B. >=      C. :

=

14、PROCESS（clk）

        ___B______ qtmp:

STD_LOGIC_VECTOR（7DOWNTO0）;

        BEGIN

         IFclk'eventANDclk='1'THEN

       IFclr='0'THENqtmp<="00000000";

A. VARIABLE            C.BEGIN

15、下面是循环移位寄存器的部分程序

dout（4DOWNTO1）<=dout（3DOWNTO0）;

       __C_____<=dout（4）;

A. dout

（1）      B. dout（3）      C. dout（0）

16、进程（process）语句是___B_____

A. 顺序语句      B. 并行语句      C. 其它

17、IF语句是＿＿A＿＿

A. 顺序语句      B. 并行语句      C. 其它

17、将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为（A）。

A.设计输入B.设计输出C.仿真D.综合

18、包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为（B）。

19、在设计输入完成之后，应立即对设计文件进行（B）。

20、在设计处理过程中，可产生供器件编程使用的数据文件，对于CPLD来说是产生（A）文件。

A.熔丝图B.位流数据C.图形D.仿真

21、在设计处理过程中文件可产生供器件编程使用的数据文件，对于FPGA来说是生成（B）文件。

A.熔丝图B.位流数据C.图形D.仿真

22、在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（B）。

23、在EDA上具中，能完成在目标系统器件上布局布线软件称为（C）。

24、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整VHDL程序称为（C）。

A.设计输入B.设计输出C.设计实体D.设计结构

25、VHDL的设计实体可以被高层次的系统（D），成为系统的一部分。

A.输入B.输出C.仿真D.调用

26、VHDL常用的库是（A）标准库。

A.IEEETDC.WORKD.PACKAGE

27、在VHDL的端口声明语句中，用（A）声明端口为输入方向。

A.INC.INOUTR

28、在VHDL的端口声明语句中，用（B）声明端口为输出方向。

A.INC.INOUTR

29、在VHDL的端口声明语句中，用（C）声明端口为双向方向。

A.INC.INOUTR

30、在VHDL中，16#FE#属于（B）文字。

31、在VHDL标识符命名规则中，以（A）开头的标识符是正确的。

32、在VHDL中，（D）的数据传输是立即发生的，不存在任何延时的行为。

33、在VHDL中，（A）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间。

34、在VHDL中，为目标变量的赋值符号是（C）。

A.=：

B.=C.:

=D.<=

35、在VHDL中，为目标信号的赋值符号是（D）。

A.=：

B.=C.:

=D.<=

36、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（D）种逻辑值。

B.3C.8

37、在VHDL的IEEE标准库中，预定义的位数据类型BIT有（A）种逻辑值。

B.3C.8

38、在VHDL中，用语句（B）表示检测clock的上升沿。

’event’eventandclock=’1’

C.clock=’1’’eventandclock=’0’

39、在VHDL中，用语句（D）表示检测clock的下降沿。

’event’eventandclock=’1’

C.clock=’0’’eventandclock=’0’

40、在VHDL中，IF语句中至少应有1个条件句，条件句必须由（C）表达式构成。

41、在VHDL的CASE语句中，条件句中的“=>”不是操作符，它只相当于（B）的作用。

42、在VHDL的FOR---LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（B）事先声明。

A.必须

43、在VHDL中，含WAIT语句的进程PROCESS的括弧中（B）再加敏感信号，否则是非法的。

A.可以

44、在VHDL的并行语句之间，可以用（C）来传送往来信息。

A.变量

45、在VHDL中，PROCESS结构是由（A）语句组成的。

A.顺序

46、VHDL的块语句是并行语句结构，它的内部是由（C）语句构成的。

A.顺序和并行

47、在VHDL中，条件信号赋值语句WHEN—ELSE属于（C）语句。

A.顺序兼并行

48、在元件例化（COMPONENT）语句中，有（D）符号实现名称映射，将例化元件端口声明语句中的信号名与PORTMAP（）中的信号名关联起来。

A.=B.:

=C.<=D.=>

49、VHDL的WORK库是用户设计的现行工作库，用于存放（A）的工程项目。

A.用户自己设计

50、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：

_______D

A．PROCESS为一无限循环语句

B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动

C．当前进程中声明的变量不可用于其他进程

D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成

51、下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：

__________B

A．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计

B．原理图输入设计方法一般是一种自底向上的设计方法

C．原理图输入设计方法无法对电路进行功能描述

D．原理图输入设计方法不适合进行层次化设计

52、对于信号和变量的说法，哪一个是不正确的：

_________A

A．信号用于作为进程中局部数据存储单元

B．变量的赋值是立即完成的

C．信号在整个结构体内的任何地方都能适用

D．变量和信号的赋值符号不一样

53、VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：

_______D

A．IEEE库

B．VITAL库

C．STD库

D．WORK工作库

54、下列语句中，不属于并行语句的是：

_______B

A．进程语句

B．CASE语句

C．元件例化语句

D．WHEN…ELSE…语句

55、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。

A

56、综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。

D

a）综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；

b）综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；

c）为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

d）综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

57、大规模可编程器件主要有FPGA、