全数字锁相环毕业设计终稿.doc
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安徽大学
本科毕业论文（设计、创作）
题 目：
全数字锁相环的研究与设计
学生姓名：
郑义强 学号：
P31114067
院（系）：
电子信息工程学院专业：
微电子
入学时间：
2011 年 9 月
导师姓名：
吴秀龙 职称/学位：
教授/博士
导师所在单位：
安徽大学电子信息工程学院
完成时间：
2015 年 5 月
全数字锁相环的研究与设计
摘要
锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。
本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。
接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plusII逐个验证各个模块的功能。
最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plusII验证了它的功能的能否实现，仿真结果与理论分析基本符合。
关键词：
全数字锁相环；数字滤波器；数字振荡器；锁定时间
DesignandresearchofALLDigitalPhase-LockedLoop
Abstract
Thedesignandapplicationofphase-lockedloopisthefocusofattentioninthefieldoffeedbackcontroltechnologytoday,phase-lockedloophasplayedaveryimportantanduniqueroleinvarietyofapplications.suchastheradar,measurement,communications,etc.All-digitalphase-lockedloophasitsuniqueadvantages.Itsstructureisvaried,butshortcapturetime,smallsynchronizationerror,excellentanti-interferenceabilityisthestandardmeasureofperformanceofaphase-lockedloop.OnthebasisofreadingalotofDPLLtechnologyliteratureofdomesticandabroad,thisarticlesummedupthepresentsituationandthedevelopmentlevelofphase-lockedlooptechnology,analysisthebasicstructureandprincipleofall-digitalphase-lockedloopin-depth,designedaquickall-digitalphase-lockedloopbyusingVHDLlanguageandtop-downdesignapproach.Inthisbrief,wepresentedawayofdesigningafirst-orderALLDigitalPhase-LockedLoop（ADPLL）firstanalyzesthesignificanceofresearch,thedevelopmentcourseofphase-lockedloopcurrentresearchstatus,andthendescribesthecomponentpartsofalldigitalphase-lockedloop,anddetailedanalysisofthephaselockloopphasediscriminator,reversiblecounterchangemould,addandsubtractpulsecircuit,inadditiontoHcounteranddivideNworkingprincipleofeachmodule.ThenweusetheVHDLstatementstocompletethephasediscriminator,digitalfilterandthedesignofthedigitaloscillator,andusingthesimulationtoolofMAX+plusIIonebyonetoverifythefunctionofeachmodule.Finally,thevariousmodulestogether,establishedafirst-orderdigitalphase-lockedloopcircuit,usingthesimulationtoolofMAX+plusIIverifytherealizationofitsfunction,thesimulationresultsandprinciple
Keywords:
AllDigitalPhase-LockedLoop;Digitalfilter;Digitaloscillator,Lockingtime
目录
1．绪论 1
1.1课题研究的目的意义 1
1.2锁相环的发展历程 1
1.3研究和发展 2
1.4设计工具及设计语言 3
2.全数字锁相环的结构与工作原理 4
2.1鉴相器 6
2.2变模可逆计数器（模数K可预置） 7
2.3加/减脉冲控制器 7
2.4除H计数器 7
2.5除N计数器 7
3.全数字锁相环模块的设计与仿真 7
3.1鉴相器的设计 7
3.2数字环路滤波器的设计 9
3.3用VHDL语言实现除H计数器 12
3.4用VHDL语言实现加/减脉冲控制器 12
3.5除N计数器（分频器）的实现 13
4.全数字锁相环的整体仿真 14
5.结语与展望 16
5.1总结 16
5.2展望 16
主要参考文献 17
致 谢 18
1绪论
1.1课题研究的目的意义
本次进行研究的课题是全数字锁相环。
锁相环路是一种反馈电路，锁相环的英文全称是Phase-LockedLoop，简称PLL。
其作用是使得电路上的时钟和某一外部时钟的相位同步。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。
因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。
对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路[1]。
这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（systemonchip）的设计带来一定困难。
另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等[2]。
这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。
1.2锁相环的发展历程
21世纪以来，随着数字电子技术的飞速发展，特别是数字模拟和信号处理技术在电子通讯、仪器仪表和各种多媒体等领域得到了愈来愈广泛的应用，用数字电路来处理模拟信号的情况也就越来越普遍。
所以信息技术将来的发展趋势必然是模拟信号的数字化，而数字锁相环就是模拟信号数字化中极为重要的一部分。
锁相环是一种能使输出信号在频率和相位上与输出信号同步的电路，也就是说在系统进入了同步状态后，系统的输入信号与振荡器的输出信号一致，或者相差恒定为常数。
在过去，传统的锁相环各部分的零件都是由模拟电路来构成，一般来说包括鉴相器（PD）、压控振荡器（VCO）、环路滤波器（LF）这三个基本环路部件[3]。
锁相环最初的作用仅仅是用来提高电视接收机的行同步和帧同步，从而提高它的抗干扰能力。
在20世纪五十年代末由于太空空间技术的不断发展,锁相环开始应用于遥控和跟踪宇宙中的大小飞行目标。
到了60年代初以后，数字通信系统的发展也越来越快，数字锁相环也随之出现，并以其独特的优点逐渐取代模拟锁相环。
可此时的数字锁相环中仍然有模拟的部件，性能也受到一定的影响。
渐渐的，全数字锁相环出现并逐步的发展起来了。
全数字锁相环将所有的环路部件全部数字化，主要由三个部件来构成，分别是数字鉴相器、数字环路滤波器和数控振荡器。
由于模拟锁相环存在着温度漂移和易受电压变化影响的缺点，全数字锁相环的应用越来越广泛。
它具备工作状态稳定，并且方便调节各种状态等优点，更重要的是，它的环路带宽和中心频率都可通过编程的方式来改变，可以更方便的去构建高阶锁相环。
同时由于它本身的数字特性，使得如果将他应用在数字系统中时，可以省略掉A/D和D/A转换。
近些年来，随着电子设计自动化（EDA）的迅猛发展，我们就可以很方便的使用VHDL语言来设计和模拟全数字锁相环
1.3研究和发展
国外关于锁相环的技术是很先进的。
从最开始的用分离器件组成的锁相环，一种自动变模全数字锁相环的设计到后来集成电路出现后诞生的集成锁相环。
从模拟锁相环到数字锁相环再到全数字锁相环，还有后来的软件锁相环。
如今，国外有关锁相环的产品大体用的是3.3v的供电电压，工作频率的范围是100MHz至2.4GHz。
2003年，美国国家半导体推出的PLLAtnum锁相环芯片，操作频率高达3GHz以上，适用于无线局域网，508Hz室内无绳电话、移动电话以及基站等应用方案。
2005又研发出了LMX2351芯片，当时这款芯片是业界相位噪声最低的锁相环芯片。
它的工作频率是765MHz至2.79GHz,而且噪声低于-160dB/Hz。
应用于通讯设备，无线收发系统,车辆电子系统以及测量仪表。
这款芯片采用的是当时新出的delta-sigma分数环路，达到了3G基站的要求，而且相位噪声和寄生信号比较少，适合分离不同的信道，其效果远远优于之前的N整数结构。
卓联半导体公司第一次推出了ZL30461锁相环，应用于网络设备。
这款锁相环符合OC-12光学载波12级的通信要求，所以它能够应用于一些边沿设备的线路卡的设计。
在中国，有关锁相环的产品也很多。
这是由于锁相环在家用电器中的应用极其广泛。
美国有个MOSSI计划，设计了一些高性能的锁相环系列的产品，如放大器（用于光传输）、时钟恢复电路、数据判决器，这些产品不但拥有自主知识产权，而且都是功耗很小，集成度相当高，工艺也十分先进。
值得一提的是，我国东南大学的王志功教授也参与了MOSSI计划，这将在一定程度上有利于国内锁相环技术的发展。
第24研究所设计了我国的一款很高端的锁相环SB3236,该锁相环的工作频率高达2.2GHz，而且主要性能参数也达到了国际先进的标准，所以使用SB3236的客户也较多。
此外,联发科技（MTK）研发过一款全数字锁相环，用来小数分频。
为了抑制开关噪声，该锁相环利用了“数字辅助技术”。
为了精准的检测相位噪声，该技术利用了数字时间转换电路（TDC）和基于数字电路的鉴频鉴相器。
由于TDC电路存在一定的死区，该技术还利用bang-bang鉴相器。
锁相环技术已经成为当今科技领域不可或缺的一种技术。
国外的PLL技术已经比较成熟了，相比之下，国内的PLL技术几乎被国外垄断，国内很少有企业掌握高新能PLL技术。
所以对ADPLL深入研究有着很重要的意义。
目前，已有单片集成全数字锁相环的商用产品，但作为某一个实际项目设计，需要的锁相电路特性不尽相同，有些现成的产品，不是成本高、体积大、资源浪费多，就是不能完全满足设计性能的要求。
根据位移检测的特点，采用高密度可编程逻辑器件，可根据实际要求，充分利用器件资源，同时把一些相关的数字电路组合在一起，不仅提高了系统的集成度和可靠性，降低了功耗，降低了成本，而且使电路性能得到明显改善[4]。
1.4设计工具及设计语言
开发工具为MAX＋plusII，设计语言为VHDL，MAX＋plusII开发工具是美国Altera公司自行设计的一种CAE软件工具，其全称为MultipleArrayMatrixandProgrammableLogicUserSystem。
它具有原理图输入，文本输入（采用硬件描述语言）和波形图输入三种输入手段，利用该工具所配备的编辑、编译、仿真、综合、芯片、编程等功能，将设计电路或电路描述程序变成基本的逻辑单元写入到可编程的芯片中（如FPGA芯片），做成ASIC芯片[5]。
目前MAX＋plusII是市场上使用最广的开发工具软件之一，是一个功能强大、使用方便的设计工具。
VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，诞生于1982年。
VHDL主要用于描述数字系统的结构、行为、功能和接口。
除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。
2全数字锁相环的结构与工作原理
全数字锁相环的基本结构框图如图1所示，由数字鉴相器、数字环路滤波器和数控振荡器三部分组成。
相位误差序列
相位校正序列
本地估算信号
参考信号
鉴相器
数字环路滤波器
DCO
外部晶振
图1:
全数字锁相环的基本结构框图
当环路失锁时，异或门鉴相器比较输入信号（fin）和输出信号（fout）之间的相位差异，并产生K变模可逆计数器的计数方向控制信号（dn/up）；K变模可逆计数器根据计数方向控制信号（dn/up）调整计数值，dn/up为高进行减计数，并当计数值到达0时，输出借位脉冲信号（borrow）；为低进行加计数，并当计数值达到预设的K模值时，输出进位脉冲信号（carry）；脉冲加减电路则根据进位脉冲信号（carry）和借位脉冲信号（borrow）在电路输出信号（idout）中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出se为一占空比50%的方波，而K变模可逆计数器则周期性地产生进位脉冲输出carry和借位脉冲输出borrow，导致脉冲加减电路的输出idout周期性的加入和扣除半个脉冲。
这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉[6]。
图2为全数字锁相环的设计框图
Mf0
fin
fout
CP1
Ud
进位脉冲
借位脉冲
dec
inc
CP2
2Nf0
异或门鉴相器
加/减脉冲控制器
除H计数器
除N计数器
可逆计数器
iout
图2:
ADPLL设计框图
其中数字鉴相器采用了异或门鉴相器；数字环路滤波器由变模可逆计数器构成（模数K可预置）；数控振荡器由加/减脉冲控制器和除N计数器构成。
可逆计数器和加/减脉冲控制器的时钟频率分别为Mf0和2Nf0。
这里f0是环路的中心频率，一般情况下M和N为2的整数幂。
时钟2Nf0经除H（=M/2N）计数器得到。
结合模拟和数字锁相的理论分析,可以得到全数字锁相环的相位和相差传递函数。
图3为全数字锁相环的数学模型。
图3:
全数字锁相环的数学模型
鉴相器可以看做增益为Kd的模块，输出占空比因子δk作为K变模计数器的输入DN/UP,控制“UPCOUNTER”和“DOWNCOUNTER”的动作。
（2.1）
对于异或门鉴相器,相差等于π/2时,δk=1,相差等于-π/2时,δk=-1。
因此对于异或门鉴相器增益Kd=2/π,同理可得边沿控制鉴相器增益Kd=1/π。
K变模计数器产生CARRY信号的频率为（f0为环路的中心频率）:
（2.2）
相应的角频率为:
（2.3）
相位是角频率对时间的积分:
（2.4）
对于K变模计数器,其输入输出信号分别为δK和θcarry,对应的Laplace变换为δK（s）和θcarry（s）,所以K变模计数器的相位传递函数为:
（2.5）
对于脉冲加减电路,由于每个CARRY脉冲使其输出IDOUT增加1/2个周期,可以将他看作增益为1/2的模块。
除N计数器可以看作增益为1/N的模块。
系统的相位传递函数H（s）表示为:
（2.6）
其中：
（2.7）
系统的相差传递函数为:
（2.8）
显而易见,该ADPLL为一阶系统,时间常数为:
（2.9）
为了获得最小波纹,对于异或门（XOR）鉴相器和边沿控制鉴相器（ECPD）,K模值分别取为M/4和M/2,相应的时间常数分别为:
τ（EXOR）=（N/8）T0,τ（ECPD）=（N/2）T0,其中T0=1/f0由此可见,N越小,ADPLL的稳定时间越短。
2.1鉴相器
鉴相器将输入信号与位同步输入脉冲相异或，比较它们之间的相位差，并输出相位误差信号作为可逆计数器的计数方向的控制信号[7]。
当环路锁定时，这个控制信号为占空比是50%的方波。
2.2变模可逆计数器（模数K可预置）
K变模可逆计数器消除了鉴相器输出的误差信号中的高频部分，使得整个环路更加的稳定。
可逆计数器的主要作用是根据鉴相器的相位误差信号作为方向脉冲，从而输出加减脉冲信号[8]。
当相位误差信号为低电平时，计数器则进行加法运算，若加法运算的结果达到了预设的模值，那么可逆计数器将输出一个进位脉冲信号；当相位误差信号为高电平时，可逆计数器进行减法运算，若减法运算的结果为0，那么计数器将输出一个借位脉冲信号。
2.3加/减脉冲控制器
加减脉冲控制器是根据可逆计数器输出的进位、借位脉冲来不断地对本地时钟进行调整。
当有进位脉冲时，脉冲加减电路就在本地时钟加入一个周期的时钟信号；当输入借位脉冲时，脉冲加减电路就会在本地时钟上扣除一个周期的时钟信号。
这样往复不断地对本地时钟进行调整，最终达到准确确定出输入信号时钟的目的，从而实现位同步。
2.4除H计数器
除H计数器是将时钟频率进行分频后的频率作为数控振荡器的时钟频率，其实，为了使电路简单，可变模K计数器（数字环路滤波器）和数控振荡器的时钟驱动信号可由同一振荡器产生，但为使可对数控振荡器的时钟频率具有可调性，增加其灵活性，可将同一振荡器产生时钟信号进行分频后再作为数控振荡器的时钟频率，这就是除H计数器的功用（H是可变的）。
2.5除N计数器
N分频器是将脉冲加减器输出的经过调整以后的时钟信号进行分频，以减小同步误差[9]。
N值越大得到的同步误差越小。
3全数字锁相环模块的设计与仿真
3.1鉴相器的设计
本次设计中鉴相器采用的是异或门鉴相器。
异或门鉴相器用于比较输入信号u1与数控振荡器输出信号u2的相位差，其输出信号ud作为可逆计数器的计数方向控制信号，连接到变模可逆计数器的ud端。
当ud为低电平时（u1和u2有同极性时），可逆计数器作"加"计数。
反之，当ud为高电平时，可逆计数器作"减"计数。
当环路锁定时，fi和fo正交，鉴相器的输出信号Ud为50%占空比的方波，此时定义相位误差为零，在这种情况下，可逆计数器“加”和“减”的周期是相同的，只要可逆计数器只对其时钟的k值足够大（k>M/4），其输出端就不会产生进位或借位脉冲，加/减脉冲控制器只对其时钟2Nfo进行二分频，使fi和fo的相位保持正交。
在环路未锁定的情况下，若Ud=0即u1、u2同极性时，它使可逆计数器向上加计数，并导致进位脉冲产生，进位脉冲作用到加/减脉冲控制器的“加”控制端R1，该控制器便在二分频过程中加入半个时钟周期，即一个脉冲。
反之，若Ud=1时，可逆计数器进行减计数，导致借位脉冲产生，并将借位脉冲作用到加/减脉冲控制器的“减”输入端R2，于是，该控制器便在二分频过程中减去半个时钟周期，即一个脉冲。
这个过程是连续发生的。
加/减脉冲控制器的输出经过除N计数后，使得本地估算信号U2的相位受到调整控制，最终达到锁定的状态。
异或门数字鉴相器VHDL程序代码如下：
libraryieee;
useieee.std_logic_1164.all;
entityjxqis
port（u1,u2:
instd_logic;
ud:
outstd_logic）;
endentityjxq;
architectureartofjxqis
begin
ud<=u1xoru2;
endarchitectureart;
异或门数字鉴相器模块如图4所示：
图4:
异或门鉴相器
分析：
数字鉴相器（JXQ）输入端为U1和U2，其中U1为需要进行锁相控制的输入信号，U2为经过最后一个环节除N（N在这里等于8）计数器后的信号（即输出信号），异或门比较输入信号U1相位和输出信号U2相位之间的相位误差，即U1和U2进行异或运算。
经过比较后，异或门输出误差信号UD作为JXQ的结果由UD端输出。
使用MAX＋plusII软件仿真，异或门数字鉴相器的仿真波形如图5所示：
图5:
鉴相器仿真波形
模块进行分别仿真时，u2需要自己赋值，在此u1和u2都赋以方波。
如上图4-10所示，u1与u2频率相同，而相位差为90度，故ud输出的
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