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基于FPGA的OQPSK的电路设计
目录
1.绪论1
1.1FPGA和OQPSK简介2
1.1.1FPGA概念和工作原理2
1.1.2OQPSK概念和和工作原理2
1.2论文研究意义以及前景4
1.2.1FPGA的产品优势4
1.2.2数字融合时代下的FPGA前景4
1.2.3FPGA，工程师的未来之选5
2.总体方案设计6
2.1位时钟恢复电路的设计6
2.2并串变换电路的设计9
2.3差分译码电路的设计10
2.4HDB3编码器的设计11
2.5软件介绍14
2.6VHDL语言15
3.软件仿真结果17
4.小结17
参考文献18
附录21
基于FPGA的OQPSK的电路设计
王尹
南京信息工程大学电子信息工程系，南京210044
摘要：
目前，随着电子技术的不断发展，人们对数字信号的应用范围越来越广，对于数字信号的调制和解调技术的研究和认识也日益深入。
现在有相移键控、频移键控、振幅键控这三种基本的数字调制方式。
目前，在多进制相移键控的调制方式中，QPSK的应用最为广泛，而OQPSK是继QPSK之后发展起来的另一种多相移键控的调制方式。
OQPSK调制技术是一种恒包络调制技术，收到系统非线性影响较小，而且还具有比较高的功率利用率以及带宽移动率，在无线环境和卫星环境中应用广泛。
本文主要研究的是基于现场可编程门阵列的OQPSK电路的实现过程，简述了实现该电路的数字原理，最后进行了软件仿真。
关键词：
OQPSK；FPGA；VHDL；HDB3
1.绪论
如今，很多的通信系统的数字调制识别和解调技术都已经相当成熟了，可以很好地完成多种数字信号的接收和调解的任务。
然而在调制解调算法的实现过程中，大多都会采用ASIC和DSP这两种方式，而这两种器件都普遍存在着一定的缺点。
比如说ASIC的处理速度非常快，但是开发的费用也相对比较高，而且ASIC系统的可重构性很低，因为其内部的功能已经完全定制了无法改变，所以如果系统增加所使用的无线接口数时，势必就需要同样增加处理相应信号所用的ASIC系统，因而整个系统所占的体积以及所需的成本也伴随着无线接口数的不断增加而水涨船高【1】。
而DSP能通过修改软件来修改它的功能，也就是说可重构性很高，但是其相对缓慢的处理速度，渐渐跟不上如今越来越高的信号处理速度的需求。
在这样的情况下，就需要一种既能够兼容ASIC和DSP系统的优点又没有这两种系统缺点的产品出现。
现场可编程门阵列（FPGA）技术的出现恰好满足了这些要求，突破了软硬件之间最后的屏障。
而FPGA可以看作是介于ASIC和DSP两者之间的一种全新的数字实现技术。
它不仅具有ASIC系统的高速处理速度的优点，又兼具DSP系统所具有的非常好的系统可重构性，而且开发费用相对比较低，开发周期也很短，和前两种产品比起来更有0开发前景和开发必要，可以说是前两种产品的完美升级版。
虽然FPGA的功能是通过EDA软件来实现完成的，但是它却是纯硬件电路。
而且跟其他的开发方式相比较而言，FPGA有着很多方面的优势。
根据软件无线电的思想，利用FPGA器件来实现的OQPSK电路的解调，大部分功能都是由FPGA的内部结构来实现。
整个设计产品具有体积小、集成度高、功耗低、抗干扰能力强和可通过软件升级等优点，这样既提高了通信系统的稳定性和灵活性，又能使系统更加集成化和小型化，符合未来通信技术发展的方向，所以说非常具有研究的必要性和重要意义【2】。
1.1FPGA和OQPSK简介
1.1.1FPGA概念和工作原理
FPGA，也被称为现场可编程门阵列【3】，它实际上是专用集成电路（ASIC）领域中的一种在PAL、GAL以及CPLD等可编程器件的基础上通过改进进而开发出来的主要为了解决了原有的可编程器件门电路数目相对有限还有定制电路不足的问题的一种半定制电路。
FPGA（现场可编程门阵列）是一种可进行重复编程的逻辑器件。
与原来的PAL、GAL以及CPLD器件相比较起来，现场可编程门阵列的内部结构不同在于它的内部配置是由输出输入模块IOB、内部连线和可配置逻辑模块CLB三个部分通过逻辑单元阵列LCA这样的形式所构成。
FPGA在逻辑上是采用向内部静态存储单元加载编程数据这种方式来实现的，逻辑单元的逻辑功能以及各模块之间或模块与I/O端口间的联接方式是由存储在存储器单元中的值来决定的。
FPGA使用小型查找表来完成组合逻辑功能，每一个查找表都连接着一个D触发器，D触发器再来驱动其他的逻辑电路或者I/O端口，通过这种形式构建而成的基本逻辑单元模块可以同时实现组合逻辑以及时序逻辑的双重功能。
这些模块间是通过金属连线互相连接或者连接到I/O模块的连接方式，最终确定了其所能实现的功能，即可以无限次地进行编程。
1.1.2OQPSK概念和和工作原理
OQPSK也被称为偏移四相相移键控，是QPSK的一种改进版。
如今，伴随着大规模集成电路技术以及工艺的不断进步，以专用集成电路、信号处理器和FPGA为代表的半导体元件产品在工业生产和生活中的大范围的使用，已经使得数字集成电路的复杂度和功能都上升到了前所未有的技术层面和高度。
而这些集成电路技术和工艺的迅猛发展，也带给我们很大的方便。
展望不久的未来，侦收设备中解调单元的全数字化有可能从幻想转变为现实。
与传统的模拟电路调制解调器相比而言，全数字化的调制解调器具有以下面的优点：
硬件电路相对安全、稳定、通用，方便我们进行维护；算法等通过软件编写，使得我们更方便进行调试；更加易于集成。
这些优点也决定了通过现场可编程门阵列产生的OQPSK更加灵活，更方便控制。
OQPSK信号又可以采用正交相干的解调方式进行解调，它与QPSK有着相同的相位关系，而且同样都是先把输入码流分成两路，再进行正交调制。
不同的是【4】，它让同相和正交两支路的码流在时间上交错了半个码元周期。
由于两支路的码元半周期的交错，每次都只有一路可能会产生极性偏转的现象，而不会有两支路码元极性同时翻转的现象出现。
也就是说，OQPSK信号的相位只能出现0°或者±90°的相位跳变现象，却不会出现180°的相位跳变现象。
OQPSK信号的数学表达式可以表示成为：
（1）
OQPSK信号的产生原理可以表示成图1。
在下图中，Tb／2的延迟电路的目的是为了使得I、Q两路码元相差半个码元周期。
图1OQPSK产生原理框图
图2OQPSK解调原理框图
OQPSK信号可以采用正交相干解调的方式进行解调，它的解调原理如图2所示。
它跟QPSK信号的解调原理除了在对Q支路信号抽样判决时它的抽样判决时间比I支路延迟了半个周期，其他方面基本上也大同小异，这是因为在调制时Q支路上信号在时间上偏移了半个周期，所以抽样判决时刻也应该偏移半个周期，而保证能够对两条支路尽享交错抽样。
但是当码元转换的时候，没有连续的相位变化，只存在90°的相位跳变【5】。
正是由于OQPSK解决了QPSK存在的l80°的相位跳变的问题，所以信号在通过BPF后产生的包络起伏较小，性能也相应的得到了改善，因而吸引了广大研发者的目光。
1.2论文研究意义以及前景
1.2.1FPGA的产品优势
现场可编程门阵列（FPGA）有着逻辑单元、体系结构相对灵活等特点，而且其集成程度很高，功耗很低，抗干扰能力也很强，还可以被应用到数字生活的各个方面，用处广泛。
同时还兼具PLD（可编程逻辑器件）和通用门阵列的多个优点，可以进行大规模集成电路的设计，在进行编程的时候也相对比较灵活。
跟门阵列等其它种类的ASIC相比，它又有设计开发周期短、设计制造费用低廉、产品不需要进行测试以及可以实时在线检验等优点，而且它的开发工具更加先进、产品质量更加稳定有保证，因而在电子产品的原型设计以及产品生产环节之中得到了非常广泛地应用。
基本上在所有通用门阵列和PLD（可编程逻辑器件）可以用到的地方，FPGA都有它的用武之地。
FPGA应用到了逻辑单元阵列LCA这种新的逻辑概念，内部可配置逻辑模块CLB、输入输出模块IOB以及内部连线模块这三个部分配置所构成。
FPGA的主要特点有【6】：
（1）、FPGA里应用了CHMOS（互补高性能金属氧化物半导体结构）工艺，有着高速度，高密度，低功耗的优点，与CMOS（互补金属氧化物半导体）和TTL有着很好的整合性。
所以可以说，FPGA芯片在小批量的系统里用来提高其系统的集成度以及可操作性时备受欢迎。
（2）、FPGA可以被用作其它种类的全定制或者半定制ASIC电路的中间阶段试验的样片。
（3）、FPGA的内部有着非常充足的I／O引脚以及D触发器。
（4）、FPGA是ASIC电路里面开发速度最快、设计最稳定、开发费用最低廉的器件之一。
1.2.2数字融合时代下的FPGA前景
3月份的数字电子圈里，国际集成电路展（IIC）是一个常规性热点话题。
虽然说比不上消费电子展那样的万众瞩目，不过对于向来很低调的半导体产业来说，这已经称为行业公认的活动盛典了。
因此，各个领域内的巨头厂商都会慎重对待，重装上阵，参加这个一年一度的形象工程。
2008年3月11日，在IIC巡回展结束后的第一周里，数字电子行业巨头赛灵思公司，通过自搭戏台，用鲜明的主题和唯一的主角吸引了大多数的观众，联合了自己的合作伙伴：
作为软件工具和平台的提供商的Mentor（明导）公司和TheMathWorks公司，同时还有作为分销商和代理商的安富利公司、世健公司以及好利顺公司，以及专门给赛灵思的国内客户从事应用培训活动的E－Element（铱元素）公司等等，举办了这一名为“2008可编程解决方案中国巡演”的大型活动【7】。
此次巡演的活动主讲的嘉宾是SandeepVji。
作为一位已经在赛灵思公司工作了12年的市场副总裁，他选择了“数字融合”这一主要话题作为了这次技术巡演的主题。
所谓的“数字融合”，描述的其实正是当前电子产品行业中的两个设计潮流：
第一，不同的产品之间的边界逐渐消失，消费者希望出现一种产品，在这一产品中集成数据、音频、视频、无线上网等多种功能于一体，更好地保证消费者能够随时随地地进行工作、学习、交流和娱乐。
第二，产品之间应该具有高度的交互可操作性，这样，标准的兼容性、产品的可升级性，就成为了关键的保障。
作为改变世界的动力，这种技术领域的巨大潮流也正在影响着千家万户的人的社会交往方式、企业的商业模式、甚至国家之间的政治文化交流。
只要通过一部智能手机，你就可以在世界上的任何一个陌生的城市中安排你的各项工作、享受你喜欢的影音、找到你要去的地方（当然，前提是网络环境必须保持正常）。
从这个层面上来说，电子设计领域的“数字融合”将会成为“数字全球化”的技术保障。
1.2.3FPGA，工程师的未来之选
话说活动之后的话题必然还是会落在了FPGA之上。
Vji先生认为，FPGA具有着实现“数字融合”这一潮流的天然特性，因此在未来各项应用领域之中FPGA都会大展身手。
这就保证了FPGA充满希望的未来以及产业伙伴之间相互依赖的利益联盟，也是当天为什么会有那么多的观众前来捧场的原因：
因为如果你不懂得FPGA，你就不能够算是该领域里面最顶尖最成功的电子设计工程师。
研发费用越来越昂贵，产品上市节奏越来越快，结构要求越来越灵活，这就是未来电子产品发展的三大方向，也是电子设计工程师们充满焦虑的主要原因：
他们正在被不断地逼近数字电子产品设计的底线，要在时间、性能、成本以及功耗等各个方面都达到一种最符合经济原理平衡的标准。
在这种背景下，FPGA即将要登堂入室，迎来自己的黄金时期：
它越过了逻辑胶连的限制，承担起信号处理以及数据运算的重要责任。
你基本上可以在例如无线通讯、汽车电子、工业以及医疗电子、消费电子、互联网络、图形处理、高性能运算等等几乎所有的应用领域中都能够看到FPGA的身影，看到它正在蚕食着ASIC和DSP的市场份额，看到它充当起CPU的协处理器。
“因为我们可编程的这一特点，我们能够保证在最快的时间内面世，而且我们可以把设计的风险率降到最低点，我们还能够应时而变。
”所以Vji先生骄傲地说，赛灵思公司现在从事的是一门非常好的生意。
作为一名骨子里面的电子专业技术人员，短暂地回顾了一下FPGA行业短短的成长历史，Vji说，FPGA所蕴藏着的潜力以及爆发力是最能够吸引人的东西——以至于牢牢使他被吸引在这家公司吸引了12年，并且还将继续被吸引下去。
Vji先生在采访的过程中不断地提到赛灵思在65nmFPGA已经取得的成绩。
“这真是一个彻底的胜利。
”他透露说，在全球市场中，赛灵思公司目前已经占据了高达98%的市场份额。
对于媒体提出的“45nm器件将何时面市？
”的问题，Vji的笑容轻松而又狡黠。
“我们将继续推动客户们使用65nm的产品。
很明显，这是一种先进而又成熟的技术，在市场各个方面的反响都非常好，我们为什么不继续推行呢？
就迄今为止，我们还没有遇到过任何一家客户的设计方案是必须是45nmFPGA才能够支持的。
我们不急于对45nm产品的情况进行任何透露，除非，我们已经有了足够大的把握。
”
由此可见，在数字电子时代，尤其是在数字电子行业发展日趋迅速，更新换代越来越频繁的今天，FPGA所引导的数字时代革命已经算是势在必行了，所以对于FPGA的研究对于我们电子行业逐渐和国际接轨甚至于赶超都有着极其重要的意义。
2.总体方案设计
通过上网和去图书馆搜集资料加上自己课堂上和每期末的课程设计学到的知识总结所得，这次设计的基于可编程门阵列的OQPSK电路总共由下面四部分组成：
（1）、位时钟恢复电路；
（2）、并串变换电路；
（3）、差分译码电路；
（4）、HDB3编码电路。
本文主要介绍的是FPGA在数字解调器里面的数字部分包括位同步还有差分解调方面的实现过程。
本设计中的OQPSK解调器在接收端所接收的信号是10.7MHz的已调信号，依照着软件无线电的设计思想，通过计算机软件的模拟和仿真，充分地利用FPGA的各个特点，成功完成对10.7MHz的OQPSK已调信号的差分解调的任务。
本设计中数字解调器的技术指标分别是：
解调器输出码为：
256kb/s、TTL电平（TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑“1”，0V等价于逻辑“0”，这被称做TTL信号系统）、解调器输出时钟频率为：
256KHz、占空比（在一串理想的脉冲周期序列中（如方波），正脉冲的持续时间与脉冲总周期的比值。
）50％。
电路设计的总体框体如图3所示：
图3电路设计总体框图
位时钟信号可以通过I路信号来提取或者也可以通过Q路信号来提取。
本设计中是通过I路信号来提取的。
经过并串变换之后完成对信号的解调。
后边的HDB3编码是为了方便于传输和其它各方面的处理，比如说解调后的信号传输给计算机处理等等。
2.1位时钟恢复电路的设计
2.1.1位同步概念
同步是数字通信里面必须要解决的一个至关重要的问题。
所谓的同步，即要求通信系统的收发双方在时间上面保持一致，包括在位边界、开始时间以及重复频率等方面的一致。
位同步的目的是为了解决每个码元的解调以及判决的问题。
实现位同步方法主要有外同步法和自同步法两大类【8】。
一般来说，自同步法的应用比较多，因为外同步法需要其他码元专门为其传输位同步信息，而自同步法则是直接从信号码元中提取它所包含的位同步信息。
自同步法又可以划分成开环同步法以及闭环同步法两种。
开环同步法提取位同步信息的方式是对输入码元进行变换。
闭环同步法则是通过比较本地时钟还有输入信号的方法，使得本地时钟能锁定在输入信号上。
闭环同步法更加地准确，但是步骤也更加地复杂。
位同步不准确将会引起误码率增大等各种问题。
数据通信双方的计算机在时钟频率上面存在着差异，而这种差异也将会导致不同的计算机之间的时钟周期产生微小的误差。
尽管说这种误差是非常微小的，但是在大量的数据传输过程中，这种微小误差的不断积累将会造成传输过程的错误。
所以，在数据通信的过程中，首先需要解决的问题是收发双方计算机在时钟频率上面保持一致的问题。
一般采用的方法是，要求接收端通过发送端发送数据的起止时间以及时钟频率，来校正自己的时间基准以及时钟频率，这个过程就叫作位同步。
由此可见，位同步的目的是为了使得接收端接收的每一位信息都能够与发送端信息保持一致。
2.1.2位同步原理
位时钟恢复电路是由分频器以、相位比较器、晶振及控制器所构成【9】。
其中，控制器由扣除门、附加门以及“或门”组成。
由高稳定度的振荡器所产生的信号通过整形电路整形之后成为周期性的脉冲，再分别通过控制器以及分频器，然后再输出位同步脉冲信号。
如果在接收端的晶振输出的信号在经过n次分频之后，不能够与接收到的码元准确地保持同频同相的状态，就需要进行调整。
调整的方式主要是通过计算相位比较器输出的误差信号，再利用控制器调整分频器，最终达到同频同相的状态。
在这里假设接收码元的速率是F（波特），则我们要求位同步脉冲的重复速率也必须是F（赫）。
在此，晶振的振荡频率设定为nF（赫），晶振输出窄脉冲，再经过整形之后的重复频率是nF（赫），而后依次经过扣除门、或门并且经过n次分频之后，得到的就是重复频率是F（赫）的位同步信号。
如果分频器输出的位同步脉冲信号比接收码元的相位超前时，相位比较器会发射一个超前脉冲至扣除门（常开）的禁止端，然后再扣除一个a路脉冲，这样，分频器所输出的脉冲相位就会往后拖延1／n个周期；如果分频器输出的位同步脉冲信号的相位滞后于接收码元的相位时，晶振所输出的脉冲在经过整形之后a路脉冲序列加在扣除门上，同时与a路脉冲相差了1800相位的b路脉冲序列则加在附加门上。
一开始，没有经过调整的附加门是封闭的，不会对分频器的工作产生任何效果。
如果位同步脉冲信号的相位滞后，相位比较器会发射出一个滞后脉冲序列至附加门上，这样会使得b路输出的一个经过“或门”后的脉冲序列，插入到原来的a路脉冲序列之间，这样就增加了一个新的脉冲序列至分频器的输入端，相对的，使得分频器的输出相位提前了1／n个周期。
位同步的实现过程就是通过这样反反复复的相位调整方法完成的。
2.1.3实现位同步的方法
（1）、外同步法。
外同步法的原理是，在发送数据之前，系统的发送端先发送一个同步时钟信号，接收方通过这一同步信号来锁定自己的时钟脉冲频率，因而达到收发双方位同步的目的；
（2）、自同步法。
接收方通过包含有同步信号的特殊编码（如曼彻斯特码）时从信号本身提取同步信号来锁定自己的时钟脉冲频率，以此来达到同步的目的。
实现位同步的原理框图如图4所示：
图4位同步原理框图
在这里，我们可以从基带信号其码元的起始相位包含的信息里面提取出接收码元的相位，然后再让得到的数字信号通过微分器进行微分就能够获得通过零点的码元的信息。
具体设计的电路如图5所示。
图5位同步信号提取实现电路
在设计的电路中，使用到的电路元器件主要有微分器、D触发器、与门、非门、异或门、分频器从上图中左上角的codein输入端输入的是I路信号，而左下角的clkin输入端输入的是频率为32.768MHZ的时钟信号，中间的clkout输出端输出的是同步信号。
2.2并串变换电路的设计
2.2.1并串变换概念
将一组并行出现的信号元变换成为表示同一信息的一个相应的连续信号元序列的过程。
2.2.2并串变换原理
将A、B这两路中的128kb/s的并行输入信号分别接通到数据选择器芯片74153的两个数据输入端上面，而B路信号落后于A路信号半个码元周期。
256KHz的位同步信号再经过分频至128KHz作为数据选择器的一路地址来选择信号，另一路地址则选择信号接地。
这时候数据选择器输出的是A、B两路信号的并路信号，即A1、B1、A2、B2、A3、B3……其速率为256kb/s【10】。
具体设计的电路图如下图6所示。
图6并串变换电路
这里设计的并串变换电路所使用的芯片是74153，74153芯片各个引脚的功能或者接法已经在下面的表格中列出
引脚
引脚功能
引脚
引脚功能
1C0
信号输入端
2C3
信号输入端
1C1
信号输入端
Y1
信号输出端
1C2
信号输入端
Y2
信号输出端
1C3
信号输入端
A
连接高电平
2C0
信号输入端
B
接地
2C1
信号输入端
GND
接地
2C2
信号输入端
Vcc
连接高电平
表174153芯片引脚功能
2.3差分译码电路的设计
差分译码的功能【11】就是能够把相对码变成为绝对码。
绝对码是用基带信号码元的电平来直接表示数字信息的一种码型。
如用高电平来表示“1”，用低电平来表示“0”；相对码（差分码）是用基带信号码元的电平和前一码元的电平相比而言是否产生跳变来表示数字信息的一种码型，假如用相对电平有跳变来表示“1”，无跳变来表示“0”，由于初始的参考电平就有两种可能，所以相对码也存在着两种不同的波形，但是不论是哪种形式，其解码方式都是相同的。
现在假设用{an}和{bn}来分别表示绝对码和相对码的序列，那么差分译码器的功能可以用下面的公式表示：
（2）
设计原理框图如图7所示。
图7差分译码原理框图
具体的差分译码电路图设计如图8所示：
主要使用到的元器件是D触发器、非门和异或门。
图中的b表示相对码，a表示绝对码，clkin则表示同步时钟信号。
图8差分译码电路设计电路图
2.4HDB3编码器的设计
2.4.1使用HDB3码的原因
在实际的传输系统中，并不是所有种类的代码电气波形都能够在信道中传输。
含有直流分量和比较丰富的单极性基带波形就不适合在低频传输特性比较差的信道中传输，因为这样的传输环境可能对信号造成严重的畸变。
实际信道的具体特性和系统的工作条件决定了传输码（或称为线路码）的具体结构。
通常来说，传输码的结构应当具有以下几种特性：
（1）、传输码能够很好地适应信息源各方面的变化，而且免疫信号源统计特性对其的影响；
（2）、可以方便地从信号里面提取出所需的定时信息；
（3）、相对应的基带信号不存在直流分量，而且低频分量少；
（4）、信号中的高频分量应当尽量少从而减少码间串扰并节省传输频带；
（5）、具有内在的检查和纠错能力，传输的码型应当具有着一定的规律性，以便于利用这一规律性来进行宏观检测；
（6）、编译码设备应当尽可能设计地简单，等等。
满足以上各种特性的传输码型种类繁多，在这里我们使用的是HDB3码。
2.4.2HDB3简介
HDB3码的全称为三阶高密度双极性码【12】。
它属于AMI码的一种改进型号，通过对AMI码进行改进，在保持AMI码的优点的同时又能克服其缺点，并且保持连“0”的个数不超过3个，其编码的规则是：
（1）、首先检查消息码中连“0”的个数，如果连“0”的数目小于或者等于3，则HDB3码编码规则与AMI码相同，+1与-1交替；
（2）、当连“0”的数目超过3个时，将每个4个连“0”当作一个小节，定义为BOOV，称为破坏节，其中V称为破坏脉冲，B称为调节脉冲；
（3）、V必须与前一个相邻的非“0”脉冲的极性相同（这破坏了极性交替的规则，所以V被称为破坏脉冲），并且要求相邻的V码之间极性必须相互交替，V的取值为+1或者-1；
（4）、B的取值可从0、+1、-1中选择，目的是为了使得V同时满足（3）中的两个要求；
（5）、V码后面的传输码极性也要交替，例如：
消息码：
1000010000110000000011
AMI码：
-10000+10000-1+100000000-1+1
HDB3码：
-1000-V+1000+V-1+1-B00-V+B00+V-1+1
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