嵌入式处理器原理及应用Nios系统设计和C语言编程.docx
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嵌入式处理器原理及应用Nios系统设计和C语言编程
第1章概述
嵌入式系统是嵌入到对象体系中的专用计算机系统，包括硬件和软件两大部分。
硬件包括处理器、存储器、输入输出接口和外部设备等，软件包括系统软件和应用软件，嵌入式系统的系统软件和应用软件紧密结合。
嵌入式处理器是嵌入式系统的核心，有硬核和软核之分。
常用的嵌入式处理器硬核有ARM、MIPS、PowerPC、Intelx86和Motorola68000等；Altera公司开发的Nios是16/32位嵌入式处理器软核。
和硬核相比，软核的使用灵活方便。
Nios嵌入式处理器是可配置的通用RISC处理器，可以很容易地与用户逻辑相结合，集成到AlteraFPGA器件中。
Nios具有16位指令系统，用户可选择16位或32位数据宽度和可灵活配置的标准外围设备及软件库。
Nios系统将处理器、存储器、输入输出接口和其他IP核灵活地集成到SOPC设计中。
1.1嵌入式系统简介
嵌入式系统（EmbeddedSystem）是当今最热门的概念之一，但这个概念并非新近才出现。
从20世纪70年代单片机的出现到今天各式各样嵌入式处理器的大规模应用，嵌入式系统已经有了近30年的发展历史。
嵌入式系统最初的应用是单片机系统。
20世纪70年代出现的单片机使汽车、家电、工业机器、通信装置及其他成千上万种产品可以通过内嵌电子装置来获得更佳的使用性能、更容易使用，更快和更便宜，这些装置已经初步具备了嵌入式的应用特点。
嵌入式系统应用广泛，嵌入式处理器的使用数量已经远远超过了通用微处理器。
个人计算机的外部设备中就有多个嵌入式处理器。
制造、控制、通信、测量、汽车、船舶、航空、航天、军事设备和消费类产品等都是嵌入式系统发挥重要作用的领域。
嵌入式系统是以应用为中心，以计算机技术为基础，硬件和软件可裁剪，适应应用系统对功能、可靠性、成本、体积和功耗等严格要求的专用计算机系统。
可以从以下几个方面来理解嵌入式系统的含义：
v嵌入式系统面向用户、面向产品和面向应用，必须与具体应用相结合才会具有生命力，才更具有优势。
嵌入式系统与应用紧密结合，具有很强的专用性。
v嵌入式系统将先进的半导体技术、计算机技术和电子技术以及各个行业的具体应用相结合，是一个技术密集、资金密集、高度分散和不断创新的知识集成系统。
v嵌入式系统必须根据应用需求对硬件和软件进行裁剪，以满足应用系统的功能、可靠性、成本、体积和功耗等要求。
比较好的发展模式是：
首先建立相对通用的硬件和软件基础，然后开发出适应各种需要的嵌入式系统。
同时还应该看到，嵌入式系统是一个外延极广的概念。
凡是与产品结合在一起的具有嵌入式特点的系统都可以称为嵌入式系统。
一般而言，嵌入式系统和通用计算机系统类似，由处理器、存储器、输入输出接口和设备以及软件等部分组成。
但作为专用计算机系统的嵌入式系统与通用计算机系统相比，具有以下几个重要特征。
v系统简练。
由于嵌入式系统一般应用于小型电子装置，系统资源相对有限，所以系统内核与传统的系统相比要小得多。
嵌入式系统一般没有系统软件和应用软件的明显区分，不要求功能设计和实现的过于复杂，这既有利于控制系统成本，同时也有利于实现系统安全。
v专用性强。
嵌入式系统的个性化很强，软件和硬件的结合非常紧密，一般要针对硬件进行软件的设计，即使在同一品牌、同一系列的产品中也需要根据硬件的变化和增减对软件不断进行修改。
同时针对不同的任务，往往需要对系统进行较大更改，程序的编译下载也要同系统相结合。
v实时操作系统支持。
嵌入式系统的应用程序可以不需要操作系统的支持直接运行，但为了合理地调度多任务，充分利用系统资源，用户必须自行选配实时操作系统（Real-TimeOperatingSystem，RTOS）开发平台，这样才能保证程序执行的实时性和可靠性，减少开发时间，保障软件质量。
v专门开发工具支持。
嵌入式系统本身不具备自主开发能力，即使在设计完成以后用户通常也不能对程序功能进行修改，必须有一套开发工具和环境才能进行开发。
开发工具和环境一般基于通用计算机的软硬件设备、逻辑分析仪和信号示波器等。
在嵌入式系统的软件开发过程中，采用C语言将是最佳的选择。
由于汇编语言是非结构化的语言，不能胜任大型的结构化程序设计，必须采用更高级的C语言进行设计。
随着半导体技术的不断发展，片上系统（SystemonaChip，SOC）成为嵌入式应用领域的热门方向之一。
SOC最大的特点是成功实现了软硬件的无缝结合，直接在处理器芯片内嵌入操作系统的代码模块。
此外，SOC有极高的综合性，在一个芯片内部运用VHDL等硬件描述语言可以实现复杂的系统。
用户使用SOC，不需要再像传统的系统设计一样绘制庞大复杂的电路板，而只需要使用相应的开发工具，将处理器、存储器和接口逻辑集成在一起，并开发相应的软件，编译仿真之后就可以直接交付芯片厂商进行生产。
SOC通常是专用集成电路（ASIC），所以不为用户所熟知，而且其开发周期长，生产成本高，产品不能进行修改。
随着可编程逻辑器件（ProgrammableLogicDevice，PLD）的广泛应用，可编程片上系统（SystemonaProgrammableChip，SOPC）越来越多地受到人们的关注。
SOPC是在PLD上实现SOC，PLD的可编程性使SOPC的设计和实现非常方便。
用户可以灵活地进行系统硬件和软件设计，还可以在现场进行系统修改。
PLD性能的不断提高，也使SOPC的性能越来越高。
Altera是PLD的大生产商，生产的PLD有CPLD（ComplexProgrammableLogicDevice，复杂可编程逻辑器件）和FPGA（FieldProgrammableGateArray，现场可编程门阵列）两大系列。
CPLD和FPGA的结构有所不同，但功能差别不大，作为新产品的FPGA要比早期的CPLD性能强大。
Altera的SOPC嵌入式处理器（EmbeddedProcessor）解决方案有两种：
嵌入ARM922T硬核的Excalibur器件和用于FPGA的可配置Nios嵌入式处理器软核。
1.2Nios嵌入式处理器
Nios嵌入式处理器是用户可配置的通用RISC嵌入式处理器，它是一个非常灵活和强大的处理器。
Nios处理器的易用和灵活已经使它成为世界上最流行的嵌入式处理器。
嵌入式设计者利用SOPCBuilder系统开发工具能够很容易地创建自己的处理器系统。
SOPCBuilder可用于集成一个或多个可配置的带有许多标准外围设备的NiosCPU，并利用自动形成的Avalon交换结构总线将这些系统连接在一起。
可配置NiosCPU是Nios处理器系统的核心，它能够被灵活配置而适用于各种各样的应用。
例如一个16位NiosCPU，在片内ROM中运行一个小程序，可以制作成一个实际的序列发生器或控制器，并且能够代替固定编码的状态机。
又如一个32位NiosCPU，与外围设备、硬件加速单位和自定义指令一起，构成一个功能强大的32位嵌入式处理器系统。
Nios嵌入式处理器的独特性（例如自定义指令和并行的多控制器Avalon交换结构总线）使它不同于市场上其他的处理器软核。
这些特性允许Nios用户通过用简单的而非传统的方法加速和优化自己的设计。
32位和16位Nios嵌入式处理器典型配置的比较如表1-1所示。
表1-1Nios嵌入式处理器典型配置比较
特性
32位NiosCPU
16位NiosCPU
数据总线宽度/bit
32
16
算术逻辑单元（ALU）宽度/bit
32
16
内部寄存器宽度/bit
32
16
地址总线宽度/bit
32
16
指令长度/bit
16
16
逻辑单元数（LEs）（典型值）①
<1500
<1000
fMAX①
>125MHz
>125MHz
注：
①其具体数值与器件结构有关。
Nios嵌入式处理器指令系统结构的设计具有以下特性：
v在AlteraFPGA中有效实现。
✧使用最少的逻辑单元。
✧使用最少的存储单元。
✧最大的时钟速度。
v用SOPCBuilder容易进行系统集成。
✧简单的存储器接口。
✧标准的可配置外围设备库。
✧在CPU、外围设备和存储器之间自动形成Avalon交换结构接口逻辑电路。
v为编译嵌入式软件优化指令系统结构。
✧灵活的寻址方式。
✧大容量内部寄存器组的有效利用。
✧快速的中断处理。
v硬件加速模块。
✧有效算法实现。
✧MSTEP指令：
单步乘法单元。
✧MUL指令：
快速整数乘法单元。
v自定义指令
Nios嵌入式处理器支持Altera主流FPGA的全部系列，器件支持如表1-2所示。
表1-2Nios嵌入式处理器器件支持
器件
说明
StratixII
最高的性能，最高的密度，大量的存储资源，特性丰富的平台
StratixGX
最高的性能结构，高速串行收发器
Cyclone
低成本，替代ASIC，适用于价格敏感的应用
APEXII
高密度，高性能，支持高速差分I/O标准
Mercury
高性能，高带宽，中密度，包括时钟数据恢复（CDR）支持
Excalibur
高性能，处理器硬核解决方案
APEX20K/KE/KC
高性能，中到高密度
FLEX10K/KE
低成本，低到中密度
ACEX1K
低成本，低到中密度
HardCopy
高密度，大批量ASIC替换器件
随着超过1万个Nios开发套件的交付使用，Nios嵌入式处理器已经成为嵌入式处理器软核的标准。
3.0版本的Nios嵌入式处理器具有更高的性能，包括：
v更快地存取低成本的SDRAM器件。
v片内指令和数据高速缓存。
v支持实时调试的JTAG调试器。
v增强的Avalon交换结构总线。
Nios嵌入式处理器的系统组件、开发工具和开发平台如表1-3所示。
表1-3Nios嵌入式处理器系统组件、开发工具和开发平台
系统组件
开发工具
开发平台
CPU
SOPCBuilder
开发套件
Avalon交换结构总线
QuartusII设计软件
软件授权
外围设备
GNUPro嵌入式软件开发工具
片内调试模块
第三方工具
1.3Nios系统组件
Nios嵌入式处理器系统包括一个或多个NiosCPU、Avalon交换结构总线和其他组件。
Altera的SOPCBuilder系统开发工具可以自动生成这些组件以及连接它们的总线。
下列组件可用于生成基于Nios处理器的嵌入式系统：
vNiosCPU。
vAvalon总线。
v外围设备和存储器接口。
v片内调试模块。
设计者能够使用SOPCBuilder设计Nios处理器系统，如图1-1所示。
图1-1Nios处理器系统
Nios处理器系统包含带指令和数据高速缓存的NiosCPU、片内调试模块、直接存储器存取（DMA）控制器、常用外围设备（PIO、UART、以太网端口和存储器接口等）和并行多控制器Avalon交换结构总线。
1.3.1NiosCPU结构
NiosCPU是16位和32位结构可配置并包含五级流水线的通用RISC微处理器。
16位和32位NiosCPU都使用16位指令格式以减少程序代码长度和指令存储宽度。
NiosCPU指令系统针对SOPC和编译嵌入式应用进行优化。
NiosCPU结构包括：
v指令系统。
v寄存器组。
v高速缓存。
v中断处理。
v硬件加速。
Nios嵌入式处理器采用改进的哈佛存储器结构，CPU带有分离的数据和程序存储器总线控制。
SOPCBuilder系统开发工具允许用户容易地指定系统中Avalon控制器和从属设备之间的连接，这些从属设备可以是存储器或外围设备。
Nios指令总线是16位，用于从存储器中读取指令。
Nios数据总线宽度是16位或32位，分别用于NiosCPU的16位或32位配置。
（1）指令系统
Nios指令系统支持C和C++程序编译，包括算术和逻辑运算、位操作、字节读、数据传送、流程控制和条件转移等指令。
指令系统包含丰富的寻址方式以减少代码长度和提高处理器性能。
（2）寄存器组
NiosCPU有一个大容量的窗口化的通用寄存器组、8个控制寄存器、一个程序计数器和一个用于指令前缀的K寄存器。
通用寄存器在16位NiosCPU中是16位，在32位NiosCPU中是32位。
寄存器组可配置为包含128、256或512个寄存器。
软件可以通过包含32个寄存器的滑动窗口存取这些寄存器，滑动窗口的移动间隔是16个寄存器。
滑动窗口允许快速地进行寄存器切换，加速子程序的调用和返回。
（3）高速缓存
可配置的NiosCPU可以有选择地包含指令和数据高速缓存。
高速缓存通常通过提供局部存储系统提高CPU的性能，这个局部存储系统可以快速地响应CPU产生的总线事件。
Nios高速缓存的实现是采用简单的直接映射的连续写入结构，这种结构设计能够用最少的器件资源消耗获得最大的性能。
（4）中断处理
Nios处理器允许多达64个矢量中断。
中断源有三类：
外部硬件中断、内部中断和软件中断。
Nios中断处理模式能够准确地处理所有内部中断。
用户可以有选择地禁止TRAP指令软件中断、硬件中断和内部中断。
这项选择能够减少Nios系统的大小，但只用于处理器不运行复杂软件的系统。
（5）硬件加速
Nios指令系统可以利用硬件提高系统性能。
特殊的周期密集型软件操作可以用硬件显著地提高系统性能。
这项特性通过修改指令系统提供。
Nios处理器有两种指令系统修改方法：
自定义指令和标准CPU选项。
①自定义指令
开发者可以通过向Nios处理器指令系统中添加自定义指令加快时间要求严格的软件算法。
开发者也可以用自定义指令在单周期和多周期操作中执行复杂的处理任务。
另外，用户添加的自定义指令逻辑电路可以访问Nios系统外的存储器和逻辑电路。
复杂的操作序列可以在硬件中简化为单指令的执行。
这项特性允许开发者为数字信号处理（DSP）、分组标题处理和计算密集操作优化自己的软件。
Altera的SOPCBuilder软件提供一个图形用户界面（GUI），开发者利用这个图形用户界面可以向Nios嵌入式处理器中添加多达5个自定义指令。
②标准CPU选项
Altera提供单独的预定义指令来提高软件性能。
MUL和MSTEP指令就是两个与其他的硬件一起实现的预定义指令。
当用户在SOPCBuilder中选择这些CPU选项时，相关逻辑被增加到算术逻辑运算单元（ALU）。
例如，如果用户选择执行MUL指令，整数乘法器被自动地添加到CPU的ALU中，并在两个时钟周期内完成16位与16位的乘法操作。
相同的操作用循环的软件程序实现需要80个时钟周期。
硬件加速乘法器的资源利用和时钟周期如表1-4所示。
表1-4硬件加速乘法器的资源使用和时钟周期
乘法器选项
逻辑单元
时钟周期16×16=>32①
时钟周期32×32=>32②
无（软件）
0
80
250
MSTEP
125
18
80
MUL
370③
2
20
注：
①两个无符号的16位数整乘产生一个无符号的32位结果。
两个有符号的16位数整乘产生一个有符号的32位结果。
②两个无符号的32位数整乘产生一个无符号的32位结果。
两个有符号的32位数整乘产生一个有符号的32位结果。
③当使用Stratix器件时，MUL在DSP模块中实现，不使用额外的逻辑单元。
另外，NiosCPU包括一个内部移位单元用于实现逻辑和算术移位指令。
CPU使用固定的桶状移位逻辑在两个时钟周期内完成全部的移位操作。
硬件加速操作对可编程逻辑器件（PLD）中的处理器软核非常有利。
Nios开发者可以在速度和面积间选择，增加了SOPC设计的灵活性。
1.3.2Avalon交换结构总线
Avalon交换结构总线是Altera开发的用于Nios嵌入式处理器的参数化接口总线，由一组预定义的信号组成，用户用这些信号可以连接一个或多个IP模块。
Altera的SOPCBuilder系统开发工具自动地产生Avalon交换结构总线逻辑。
Avalon交换结构总线需要极小的FPGA资源，提供完全的同步操作，它的重要特性有：
v简单的基于向导的配置。
v并行的多控制器。
v多达4GB的地址空间。
v同步接口。
v嵌入的地址译码。
v带延迟的读写操作。
v数据流处理。
v动态的外围设备接口大小。
（1）简单的基于向导的配置
Altera的SOPCBuilder系统开发工具中易于使用的图形用户界面引导用户进行增加外围设备、指定控制器和从属设备关系以及定义存储地址等操作。
Avalon交换结构总线按照用户从向导界面的输入自动形成。
（2）并行的多控制器
Nios开发者可以按照自己的特殊操作需要创建自定义的系统总线结构，优化自己的系统数据流。
Avalon交换结构总线支持所有总线控制器的并行事务处理，并自动地为共享外围设备和存储器接口进行仲裁。
另外，直接存储器存取（DMA）设备能被用于与其从属设备一起提供总线控制能力。
在传统的总线中，单个仲裁器控制一个或多个总线控制器跟总线从属设备进行通信，由于每次只能有一个控制器可以存取系统总线而形成带宽瓶颈，如图1-2所示。
图1-2传统总线结构
Avalon交换结构总线使用从属设备侧仲裁技术，使并行多控制器操作最大限度地提高系统性能。
如果多个控制器同时存取从属设备，则由从属设备侧仲裁决定哪一个控制器得到从属设备的存取权，如图1-3所示。
图1-3并行多控制器Avalon交换总线结构
在这样的系统中，快速以太网等高速外围设备可以在不暂停CPU的情况下直接存取数据存储器。
通过允许独立于CPU的存储器存取，Avalon交换结构总线优化了数据处理过程，提高了系统吞吐量。
（3）多达4GB的地址空间
存储器和外围设备可以映射到32位地址空间的任何地方。
换句话说，CPU（或其他的总线控制器）有多达4GB的可寻址存储器范围。
（4）同步接口
所有的Avalon信号和Avalon总线时钟同步，这使相应的Avalon交换结构总线时间性能简单化，便于高速外围设备的集成。
（5）嵌入的地址译码
SOPCBuilder创建的Avalon交换结构总线自动地为所有外围设备（甚至用户自定义外围设备）形成片选信号，这可极大地简化基于Nios处理器系统的设计。
分离的地址和数据通路为片内用户逻辑提供了一个极其容易的连接，用户自定义外围设备不需要数据和地址总线周期译码。
（6）带延迟的读写传输
Avalon交换结构总线可以完成带延迟的读写操作，这种延迟传输是很有用的。
这是因为，控制器可以先发出读写请求，在执行一个无关的任务后接收数据。
这项特性对发送多个读写请求到一个已知延迟的从属设备也非常有用。
例如，这对在连续的地址内同时进行取指令操作和DMA传输非常有好处。
在这种情况下，CPU或DMA控制器可以预取预定的数据，以减少同步存储器的平均存取延迟。
（7）数据流处理
带Avalon交换矩阵的数据流处理在数据流控制器和数据流从属设备之间建立一个开放的通道，以完成连续的数据传送。
这些通道允许数据在控制器和从属设备对之间流动。
控制器不必连续地读取从属设备中的状态寄存器来决定从属设备是否可以发送或接收数据。
数据流处理在控制器和从属设备对之间获得最大的数据吞吐量，并避免在从属设备上出现数据溢出。
这对DMA传输尤其有用。
（8）动态的外围设备接口大小
动态的总线大小允许Nios开发者使用低成本的窄的存储器件，这些存储器件可以和NiosCPU的总线大小不匹配。
例如，32位数据总线的系统可以容易地集成8位闪速存储器器件。
在这样的系统中，如果必要的话，动态的总线大小调整逻辑自动地执行多总线周期，以便从窄的外围设备中取出宽的数据值。
SOPCBuilder自动地添加完成大小调整和定位调整所需要的专用逻辑。
1.3.3外围设备
Nios嵌入式处理器包括可以在Altera可编程逻辑中实现的标准外围设备库，Altera提供给用户这些外围设备的VerilogHDL或VHDL源代码以及所有系统综合需要的软件程序。
设计者能够使用SOPCBuilder系统开发工具配置自己的Nios处理器系统。
利用SOPCBuilder直观的向导用户界面，设计者可以配置系统组件、映像地址、主/从关系和中断优先顺序等。
Nios外围设备库包括的外围设备如表1-5所示。
表1-5Nios外围设备库
外围设备
说明
定时器
32位定时器，能被用作周期性脉冲发生器或系统监视定时器
PIO
1~32位并行I/O接口（输入、输出和边沿捕捉）
UART
通用串行接口，波特率、数据位、校验位和停止位可调，流量控制信号可选
SPI
3线主/从串行外设接口
DMA控制器
在外围设备和存储器之间有效地进行批量数据传送
存储器接口
连接片内ROM和RAM，片外SRAM、Flash、SDRAM和串行配置器件
以太网接口
与可选的Nios以太网开发套件一起使用
用户逻辑接口
连接片内用户逻辑或片外器件
另外，设计者也可以使用SOPCBuilder很容易地像使用标准外围设备一样集成用户的自定义模块。
1.3.4片内调试模块
Altera的合作伙伴FirstSiliconSolutions（FS2）和AcceleratedTechnology（MentorGraphics的嵌入式系统分公司）提供给Nios嵌入式处理器系统开发者世界级的调试工具。
Nios开发套件支持的不同级别的调试工具如图1-4所示。
图1-4Nios开发套件支持的调试工具
可配置的NiosCPU可选择包括FS2的片内调试模块（OCI）。
OCI提供包括运行控制、硬件断点、监视点、片内跟踪和片外跟踪等内部电路仿真器。
用户可以使用Altera开发套件中的ByteBlasterII下载电缆或FS2的目标系统分析器（ISA）连接OCI，用AcceleratedTechnology的代码调试工具或RedHat的Insight调试程序在主程序中存取OCI。
1.4Nios开发环境
Nios嵌入式处理器系统的开发环境包括硬件和软件两部分，即Nios开发板和Nios开发工具，两者均包含在Nios开发套件中。
Nios系统设计员可以使用Nios开发工具创建高性能的可编程片上系统（SOPC）。
有效的Nios嵌入式处理器开发工具允许用户配置一个或多个NiosCPU，从标准库中添加外围设备，综合处理自定义系统，与QuartusII设计软件一起编译系统，用RedHat的GNUPro软件开发工具进行程序设计、连编和调试。
Nios嵌入式系统的开发流程包括硬件开发和软件开发两大部分，如图1-5所示。
图1-5Nios嵌入式系统开发流程
硬件开发的步骤如下。
用SOPCBuilder生成Nios嵌入式处理器，用QuartusII将Nios嵌入式处理器和其他逻辑电路结合进行设计输入，然后进行编译（包括分析综合和布局布线），最后通过下载电缆将硬件配置数据下载到FPGA中。
软件开发的步骤如下。
利用SOPCBuilder生成的软件文件，用文本编辑器编写汇编语言或C/C++源程序，用GNUPro将源程序连编（包括汇编/编译和连接）成可执行程序，并通过下载电缆对可执行程序进行调试和运行。
也可以用第三方软件进行程序调试。
可以看出：
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