基于FPGA的VGA显示控制器设计.docx
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基于FPGA的VGA显示控制器设计
课程设计
开课学期：
第六学期
课程名称：
FPGA课程设计
学院：
专业：
班级：
学号：
姓名：
任课教师：
2015年7月20日
基于FPGA的VGA显示控制器设计
一、设计方案
1.设计的主要内容
此设计要求实现某一分辨率下（如640*480@60Hz）的VGA显示驱动，能简单显示彩条和图像等。
能够熟悉VGA接口协议、工作时序及VGA工作原理，并计算出合适的时序，对原始时钟进行分频处理以获取符合时序要求的各率，此外须要显示的图像等可存储于外部存储器，运行时，从外部存储器读取显示数据。
将图像控制模块分为这样几部分；二分频电路、地址发生器、VGA时序控制模块、图像数据存储器读出模块.如图1-1所示:
图1-1VGA显示控制系统框图
2.设计原理
显示控制器是一个较大的数字系统，采用模块化设计原则、借鉴自顶向下的程序设计思想，进行功能分离并按层次设计。
利用VHDL硬件描述语言对每个功能模块进行描述，并逐一对每个功能模块进行编译仿真，使顶层VGA显示控制器的模块实体仿真综合得以顺利通过。
其中二分频把50MHZ实在频率分成25Mhz并提供给其它模块作为时钟；VGA时序控制模块用于产生640X480显示范围，并控制显示范围和消隐范围以及产生水平同步时序信号HS和垂直同步时序信号VS的值；存储器读出模块提供给SRAM地址并按地址读出八位数据（灰度值Y），然后得到R、G、B的值（若Y>中间值，则R=G=B=1;否则R=G=B=0），并把R、G、B的值通过VGA接口传送给VRT显示器[9]。
地址发生器接收所要显示的数据读取控制信号，产生与图像数据ROM模块对应得地址，根据VGA显示的像素分布，确定读取对应数据的地址，由于所显示的图形每行需256个像素，而ROM中每个地址存储的数据时64位，故每4个地址取出的数据用于一行的显示。
VGA显示控制模块：
主要分为时序信号和数据颜色的控制，imgrom模块即图像数据ROM模块，在这一模块中需要解决的是图像数据BMP位图文件的来源及转换成HEX文件，利用Image2lcd对本次设计图片处理得到BMP文件，最终在QuartusII得到HEX文件，在已设置LPM_ROM进行加载图像数据。
注意其数据线宽为3，恰好可以放置RGB三信号数据，因此此设计图像仅能显示8种颜色。
此外注意各模块对图像显示的区域控制。
二、系统实现
此系统设计分主要由，二分频模块，地址译码器模块，VGA显示控制模块及图像数据ROM来实现对图像的显示。
计数器模块设计简单，用计数器计数来控制，以实现某一个区域显示相应的颜色。
具体以VGA显示模块和图像数据ROM为例进行详细分析与操作。
1.VGA显示控制模块
VGA显示控制模块主要通过VGA时序产生640*480显示范围，并控制和消隐范围以及产生水平同步时序信号hs和垂直同步时序信号vs的值。
一个独立的计数器产生垂直时序信号。
垂直同步计数器在每个HS脉冲信号来临时自动加1，译码值产生VS信号。
计数器产生当前显示行。
这两个计数器从地址到显示缓冲器连续计数。
首先启动QUARTUSⅡ软件，新建vga640480显示扫描模块工程文件，如下图2-1所示:
图2-1创建工程vga640480
单击完成按钮，创建好了设计工程，选择【FILE】>【NEW】菜单，出现如图2-2所示的新建设计文件类型窗口。
图2-2选择编程VHDL文本文件
在上图2-2中选择【VHDLFile】，单击【OK】建立一个新的文本设计文件，命名为vga640480.vhd。
随即进行程序代码的输入。
图2-3保存设计文件
在图2-3中的【File】菜单中点选【Saveas】存盘并保证该文件添加到了工程中，文件名为默认的即可。
至此，vga640480显示扫描模块文件建立完成。
2.rom载入
当VGA显示器要显示一帧图像，需要较多的数据量，FPGA芯片内置的ROM存储器很难符合如此大的数据存储要求，所以必须借助于外部的存储器存入图像数据。
读取控制模块的数据读取方式决定于采用何种存储器。
然而外部存储器有多种选择，如ROM,、双口RAM、甚至SDRAM等，例如ROM可用直接产生地址信号的方式对芯片进行访问，而SDRAM则是利用DMA控制方式配合CPU进行读写操作[6]。
接下来将详细介绍如何将已有的rom_r、rom_g和rom_b文件载入开发板的rom中。
首先，以“rom”作为关键词在IP目录中进行搜索，选择并双击“ROM：
1-PORT”：
在对话框中选择“Verilog”，在默认目录下选择合适的“*.v”文件。
选择ROM控制线，地址线和数据线。
在图2-6所示的对话框中选择地址线位宽和ROM数据线分别为8和65536，选择的地址锁存控制信号Singleclock。
选择已有的“*.mif”文件，载入rom。
3.二分频模块
在系统进行设计中二分频把50MHz时钟频率分成25MHz并提供给其它模块作为时钟。
显示器的像素分辨率是640×480，像素时钟25Mhz，刷新频率60Hz±1。
开发板提供的系统时钟50MHz，所以要对板载时钟进行分频后才能使用。
由于50M分频难以仿真，故将输入时钟clk50m设置为50kHz,分频得到clk25m实际为25kHz。
它的模块设计相比VGA显示模块更为简单，在项目中创建新的文件，编写二分频模块代码，保存编译。
4.顶层设计
在以上模块设计完成后，整体编译并无错误后，建原理图文件，调用VGA显示模块、图像数据rom、二分频模块，用软件自带的RTLViewer自动生成他们连线组成系统的原理图，如图2-8所示：
按照开发板手册进行管脚分配，如下图所示：
5.仿真波形
6.设计结果
通过上述的步骤之后，将系统顶层文件烧写进开发板，将CRT显示器连接到开发板的VGA接口上。
给系统上电，在显示器就可以看见本次设计所选用的图片，如图1-11所示:
三、结束语
用FPGA来控制VGA，充分利用了FPGA可重构这一优势，克服了以前通用处理器体积较大体系结构不易修改、体系结构不易修改等弊端。
通过rom来存储图片的信息，实现了基于FPGA的图形显示，方便图片信息的输入，更新显示的内容以及修改。
可以使图片的显示脱离计算机的控制，而且使控制器的体积减小很多，对各种便携式设备和小型嵌入式系统的实现具有工程价值现实意义和现实意义。
使用可编程逻辑器件可以很方便地实现数字系统设计，为此基于FPGA器件的VGA控制器可以实现显示器的实时显示。
系统设计方案、硬件描述语言设计以及开发工具的性能决定了该系统性能高低。
随着VGA接口的普遍使用，这种结合FPGA的系统级设计方法已经展现优势。
从整个设计流程来看，系统的可靠性高，灵活性强，，设计周期大大缩减，成本降低，且系统的可扩展性强。
不久的将来，VGA接口的图像与视频监控系统应用定会很有广阔的市场。
经过此次课程设计，我不仅更加学会知识之间的融会贯通，而且丰富了大脑，同时在查找资料的过程中也了解了许多课外知识，开拓了视野，认识了未来电子的发展方向，专业基础知识方面和动手能力方面有了质的飞跃。
做课程设计的同时也是对自己能力的一种提高。
通过此课程设计，我明白了自己原来所掌握的知识太理论化了，面对单独的课题产生着很茫然的感觉，自己要学习的东西还很多。
也让我明白学习是一个长期的过程，需要不断的积累，在以后的工作和生活中都需坚持学习，努力提高自己的知识和综合素质。
总之，不管掌握的了的还是不懂得，困难确实比较多，凡是难开头，不知道从哪入手。
也得到一个结论：
知识也只能通过应用和实践方能实现它应具有的价值！
有些东西自认为会了，然而当到用时才发现其实真的是两回事，为此知识真正能用时才是真的学会了。
感谢三位指导老师们所给予过的帮助。
在设计过程中，我通过查阅大量有关资料，自学和与同学之间经验的交流，并向老师请教等方式。
使自己学到了不少知识，也经历了不少艰辛，因而得以有巨大的收获。
在整个设计，使我懂得了许多东西，不仅培养了我独立工作的能力，而且更加树立了对自己工作能力的信心，定会对今后的学习工作生活有非常重要的影响。
在动手的能力大大提高之余，充分体会在创造过程中探索的艰难和成功时的喜悦。
也许这个设计做的并不是很好，但在设计过程中所学到的东西才是这次课程设计的最大收获和财富，为之受益终身。
完成之后更深体会到课程设计是对前面所学知识的一种总结与检验。
附录
显示控制模块代码
moduleVGA_Ctrl（//HostSide
iRed,
iGreen,
iBlue,
oCurrent_X,
oCurrent_Y,
oAddress,
oRequest,
//VGASide
oVGA_R,
oVGA_G,
oVGA_B,
oVGA_HS,
oVGA_VS,
oVGA_SYNC,
oVGA_BLANK,
oVGA_CLOCK,
//ControlSignal
iCLK,
iRST_N）;
//HostSide
input[7:
0]iRed;
input[7:
0]iGreen;
input[7:
0]iBlue;
output[16:
0]oAddress;
output[10:
0]oCurrent_X;
output[10:
0]oCurrent_Y;
outputoRequest;
//VGASide
output[7:
0]oVGA_R;
output[7:
0]oVGA_G;
output[7:
0]oVGA_B;
outputregoVGA_HS;
outputregoVGA_VS;
outputoVGA_SYNC;
outputoVGA_BLANK;
outputoVGA_CLOCK;
//ControlSignal
inputiCLK;
inputiRST_N;
//InternalRegisters
reg[10:
0]H_Cont;
reg[10:
0]V_Cont;
wire[10:
0]picture_x;
wire[10:
0]picture_y;
////////////////////////////////////////////////////////////
//HorizontalParameter
parameterH_FRONT=16;
parameterH_SYNC=96;
parameterH_BACK=48;
parameterH_ACT=640;
parameterH_BLANK=H_FRONT+H_SYNC+H_BACK;
parameterH_TOTAL=H_FRONT+H_SYNC+H_BACK+H_ACT;
////////////////////////////////////////////////////////////
//VerticalParameter
parameterV_FRONT=11;
parameterV_SYNC=2;
parameterV_BACK=31;
parameterV_ACT=480;
parameterV_BLANK=V_FRONT+V_SYNC+V_BACK+32;
parameterV_TOTAL=V_FRONT+V_SYNC+V_BACK+V_ACT;
////////////////////////////////////////////////////////////
assignoVGA_SYNC=1'b1;//Thispinis
assignoVGA_BLANK=~（（H_ContassignoVGA_CLOCK=~iCLK;
assignoVGA_R=iRed;
assignoVGA_G=iGreen;
assignoVGA_B=iBlue;
wire[10:
0]x,y;
assignx=oCurrent_X/3;
assigny=oCurrent_Y/3;
assignoAddress=x*150+y;
//assignoAddress=1;
assignoRequest=（（H_Cont>=H_BLANK&&H_Cont=V_BLANK&&V_ContassignoCurrent_X=（H_Cont>=H_BLANK）?
H_Cont-H_BLANK:
8'h0;
assignoCurrent_Y=（V_Cont>=V_BLANK）?
V_Cont-V_BLANK:
8'h0;
//assignpicture_x=oCurrent_X<150?
oCurrent_X:
155;
//assignpicture_y=oCurrent_Y<200?
oCurrent_Y:
155;
//HorizontalGenerator:
Refertothepixelclock
always@（posedgeiCLKornegedgeiRST_N）
begin
if（!
iRST_N）
begin
H_Cont<=0;
oVGA_HS<=1;
end
else
begin
if（H_ContH_Cont<=H_Cont+1'b1;
else
H_Cont<=0;
//HorizontalSync
if（H_Cont==H_FRONT-1）//Frontporch
oVGA_HS<=1'b0;
if（H_Cont==H_FRONT+H_SYNC-1）//Syncpulseend
oVGA_HS<=1'b1;
end
end
//VerticalGenerator:
Refertothehorizontalsync
always@（posedgeoVGA_HSornegedgeiRST_N）
begin
if（!
iRST_N）
begin
V_Cont<=0;
oVGA_VS<=1;
end
else
begin
if（V_ContV_Cont<=V_Cont+1'b1;
else
V_Cont<=0;
//VerticalSync
if（V_Cont==V_FRONT-1）//Frontporch
oVGA_VS<=1'b0;
if（V_Cont==V_FRONT+V_SYNC-1）//Syncpulseend
oVGA_VS<=1'b1;
end
end
endmodule
二分频器模块代码
moduleclock（clkin,clkout）;
inputclkin;
outputclkout;
regclkout;
always@（posedgeclkin）
begin
clkout=~clkout;
end
endmodule
顶层文件代码
moduleVGA_TOP（
//VGASide
oVGA_R,
oVGA_G,
oVGA_B,
oVGA_HS,
oVGA_VS,
oVGA_SYNC,
oVGA_BLANK,
oVGA_CLOCK,
//ControlSignal
clkin,
rst_n）;
//HostSide
wire[7:
0]iRed;
wire[7:
0]iGreen;
wire[7:
0]iBlue;
//VGASide
output[7:
0]oVGA_R;
output[7:
0]oVGA_G;
output[7:
0]oVGA_B;
outputoVGA_HS;
outputoVGA_VS;
outputoVGA_SYNC;
outputoVGA_BLANK;
outputoVGA_CLOCK;
//ControlSignal
inputclkin;
wireclk;
inputrst_n;
//internalwire
wire[16:
0]address;
//实例化clock
clocku5（.clkin（clkin）,
.clkout（clk））;
//实例化VGA控制器
VGA_Ctrlu4（//HostSide
.iRed（iRed）,
.iGreen（iGreen）,
.iBlue（iBlue）,
.oCurrent_X（）,
.oCurrent_Y（）,
.oAddress（address）,
.oRequest（）,
//VGASide
.oVGA_R（oVGA_R）,
.oVGA_G（oVGA_G）,
.oVGA_B（oVGA_B）,
.oVGA_HS（oVGA_HS）,
.oVGA_VS（oVGA_VS）,
.oVGA_SYNC（oVGA_SYNC）,
.oVGA_BLANK（oVGA_BLANK）,
.oVGA_CLOCK（oVGA_CLOCK）,
//ControlSignal
.iCLK（clk）,
.iRST_N（rst_n））;
//实例化ROM
rom_ru1（.address（address）,
.clock（clk）,
.q（iRed））;
rom_gu2（.address（address）,
.clock（clk）,
.q（iGreen））;
rom_bu3（.address（address）,
.clock（clk）,
.q（iBlue））;
endmodule
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