Ai=1,Bi=1和Ai=0,Bi=0,因此PEi=AiOBi(可用与或非门实现)。
74LS85是四位比较器,每一位比较的原理都如此,比较结果再和第i-1位的比较结果进行综合处理。
具体外部逻辑状态为:
74LS185
i.实验内容:
置入任意的VA3A2A1A0,B3B2BiBo,>,分别测试
={<1,0,0>,<0,1,0>,<0,0,1>},观察相应的输出,是否正确,如果正确,则达到实验目的。
ii.思考:
如果比较的位数为8位,该如何利用74LS85设计电路?
当需要比较的数据为8位时,则将这两个数据分为两段
段,即高四位和低四位,使用两块74LS58,第一块用于比较低四位,其置为<0,1,0>,将其比较结果送至第二块的,第二块用于比较高四位,其输出结果则为最终这两个8位二进制数比较的结果。
电路图略。
三)第三次实验:
74LS74D触发器、74LS1634位二进制计数器、74LS1668位二进制移位寄存器
1).实验原理:
a).74LS74D触发器。
i.实验原理:
D触发器的内部原理在理论课上老师已经给我们讲过,我就不在此阐述。
在这里我只想专门谈一谈触发器与锁存器的区别以及锁存器如何实现边沿触发。
对于锁存器而言,要求在控制(时钟)输入CLK有效期间内,输入数据D稳定不变,但由于实际工程运用电子电路庞杂,数据难免会产生错误而导致传输不稳定(比如空翻现象),如果刻意要求数据稳定不变使器件正确工作将会给实际使用带来不便。
边沿触发的产生就很好的解决了这个问题,边沿触发可以使器件在控制信号的有效边沿时接收数据。
就D触发器而言,由于D锁存器的地方就在于多了两个信号接收门(与非门),更重要的是D触发器比D锁存器内部多了三条反馈数据线。
正是由于这三条反馈数据线,使得时序电路的产生成为了可能,让电子元器件在控制数据上“智能”了。
实验采用74LS74芯片,其中封装了两个D触发器其1/2外部逻辑状态为:
o74LS74
DPRQ
>CLK
CLRQ
0
J
ii.实验步骤:
验证次态于现态之间的关系,即次态方程。
给CLR送入一个0信号,并给CLK端送入一个时钟脉冲,使D触发器清零;给D端送入一个信号,并给CLK端送入一个时钟脉冲,使得数据送到D触发器内,再向CLK端送入一个时钟脉冲,观察输出Q与D触发器次态真值表是否一致,如果一致则达到实验目的。
iii.实验思考:
D触发器是时序电路的细胞,是时序电路
的最小单位,它让电子器件在时域上有序处理、存储数据成为可能,其原理是时序电路原理的基础。
(注:
由于我比较熟悉74LS163的结构,在此就不给出其外部逻辑状态了)b).74LS1634位二进制计数器
i.实验原理:
74LS163是一个可以清零、可以设置计数模数、计数起点、可拓展的计数器。
清零可以通过其清零端实现,而模数可通过置数端LD配合各输出端Qi实现,计数的起点由DCBA输入端输入,而两个使能端则实现进一步拓展级联。
ii.实验步骤:
将74LS163的ENP与ENT使能端接+5V信号,使芯片使能向CLR端送入信号并向CLK端送入信号,使得芯片清零。
将CLD和LD接GND,给置一个四位二进制初始信号,让计数器从此数开始加1计数。
给CLK端送入一个时钟脉冲,观察输出是否为初始置数加一,如果是,则继续送时钟脉冲给CLK,直至进位输出RCO有输出信号时,将计数器清零,重新给置入一个四位二进制信号,重复上述操作,测试多次,熟练掌握74LS163工作原理。
iii.思考:
使能端ENP和ENT的作用。
为了实现多位二进制数(4位以上)加1计数的功能,需要给74LS163级联拓展,与译码器级联类似,如果数据低位的输出进位有信号,说明现有的74LS163已经不够表达当前的输出数据,需要借助另一块74LS163来进行表达,此时就涉及到一个问题,即第二块74LS163工作使能的控制,ENT使能端就可以负责此功能。
因此如果需要做级联,则第一级的74LS163进位输出RCO接入到第二级74LS163的ENT上。
因此,ENT除了控制电路处于置数方式或计数方式外,还控制最高位的ROC是否有效。
当ENT做了级联必须的使能时,还需要另一使能端控制较高级的74LS163的工作使能,这就是ENP存在的意义。
c).74LS166并入-串出移位寄存器
i.实验原理:
74LS166结构与74LS163结构比较相似,其SH/LD端相当于74LS163的ENT端。
当74LS166工作起来后,唯一的输出端Qh则会将实现置入芯片数据的8个二进制位按HGFEDCEA的顺序将其按位移出寄存器,也就是说并行置入的8个二进制位在移位的过程中由低位移向高位,在低位产生“空位”由信号SER补入。
由于我对于74LS166的结构也比较熟悉,因此就不在此给出其外部逻辑状态了。
ii.实验内容:
实验准备工作与74LS163实验相同。
送信号到SH/LD中,并向CLK中送入一个时钟脉冲,使芯片处于置数的工作状态,任意置入一组8位二进制信号给,并置入SER=0再给CLK端送入一个时钟脉冲信号,使得芯片由置数状态转向移位状态,接下来持续给CLK送入时钟脉冲信号,观察QH的输出与每一位输入的数位是否一致,并观察当8位输入的数位都移出芯片后,接下来的输出是否与事先置入的SER一致,如果都一致,则本次试验成功,将SER置为1,重复上述操作。
所有试验到此结束。
四、实验总结做数字逻辑实验以及老师详细而全面的讲授恶补了我数字逻辑知识的漏洞,纠正了我以前的一些对数字逻辑知识不正确的理解,将曾经抽象的知识变得更容易理解了,极大的提高了我数字逻辑的学习质量以及我的学习兴趣,收获甚大!
上述我对实验内容的报告都是我的收获所在,尤其是译码器编码器的并联拓展、各个MSI块的使能端作用以及运用、时序电路基本原理基本单位的强化理解(D触发器原理),这些都是我在做实验之前的薄弱环节,而通过做实验,我现在对数字逻辑这门学科有了一个更深刻更佳正确的认识,最后,我就“作用”和“地位”两个角度谈一谈我对数字逻辑这门课的理解与认识。
五、理解内化
计算机专业的课程学习有两条主线:
硬件和软件。
软件课程之间没有很明显的关联,但是硬件课程则是一环套一环,逐层递进的。
由模拟电子技术中的晶体三极管和CMOS技术生产的晶体场效应管组成最基本的门电路,通过门电路之间的组合产生组合逻辑电路和时序电路以及计算机中必要的SSI块、MSI块和
TSI块,这些都是需要必要的数字逻辑知识作为基础的,这些块进一步集成,就产生计算机最基本的硬件结构(CPU、寄存器、存储器等),最后由这些硬件结构搭建起冯诺依曼体系的计算机结构。
而所有这些环节的理论基础都是数学,尤其是离散数学(比如数字逻辑中常用的最小项的和、最大项的积本质上就是离散数学中析取范式与合取范式),如图所示。
在时钟脉冲电流的作用下,CPU通过可编程器件(如8259A等)管理、授权各个硬件模块与模块之间工作与配合,以此来完成读取计算机指令、执行计算机指令。
而指令就是人与计算机沟通的桥梁,人通过相应的语言(如汇编语言)来控制计算机执行指令,进而管理硬件资源。
当然,在此之后我们还有更多的课程需要学习,来搭建计算机硬件学习的主线。
以上就是我对数字逻辑课程的理解与认识,总之,这几次次试验课让我对于数字逻辑课程有了一个更加正确而深入的认识,学习质量提高显著,学习方法也有了改善。
感谢老师的讲授与指导!
我会继续刻苦学习。
一、试验目的第01页
二、实验器材第01页
三、各次实验过程、内容简述第01页
(1)第一次实验第01页
半加器第01页
(2)第二次实验第02页
a).全加器第02页
b).74LS138译码器第03页
c).74LS148编码器第07页
d).74LS85比较器第11页
(3)第三次实验第13页
a).74LS74D触发器第13页
b).74LS1634位二进制计数器第14页
c).74LS166并入-串出8位移位寄存器第15页
四、实验总结第16页
五、理解内化第16页
数字逻辑实验报告
专业班级:
11级计算机科学与技术3班姓名:
华葱
学号:
41112115