乘法器课程设计要点.docx
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乘法器课程设计要点
摘要：
基于VHDL的数字系统设计具有设计技术齐全、方法灵活、支持广泛等优点,同时也是EDA技术的重要组成部分.文章用VHDL语言设计了左移法和进位节省法实现的两种组合乘法器,通过功能仿真,对两种乘法器的性能进行了比较,从而得知后者的传输延迟时间小,即速度较快.通过设计实例,介绍了利用VHDL语言进行数字系统设计的方法.
关键词：
VHDL语言左移法进位节省法
Abstract:
DigitalsystemdesignbasedonVHDLhascompletedesigntechniques,methods,theadvantagesofflexibleandwidesupport,atthesametimealsoistheimportantcomponentoftheEDAtechnology.ThearticleusingVHDLlanguagetodesigntheleftshiftmethodandcarrysavemethodtorealizethecombinationoftwokindsofmultiplier,throughthefunctionsimulation,comparestheperformanceofthetwokindsofmultiplier,whichthelatter'ssmalltransmissiondelaytime,namelyfast.Throughthedesignexample,introducedthemethodofusingVHDLlanguagetodesigndigitalsystem.
Keywords:
VHDLlanguage，leftshiftmethod，carrysavemethod
2.1设计要求..............................................2
2.2系统组成................................................2
2.2.1乘法器电路基本原理.............................................................3
2.2.2输入数据的获得.........................................................................3
2.2.3数据的选择输入和输出控制...................................................3
4.整体仿真┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉10
5.调试中遇到的问题及解决的方法┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉11
6．设计总结┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉12
7.参考文献┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉13
附录：
程序代码┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉14
1.前言
电子EDA技术发展迅猛，逐渐在教学、科研、产品设计与制造等各方面都发挥着巨大的作用。
在教学方面：
几乎所有理工科（特别是电子信息）类的高校都开设了EDA课程。
主要是让学生了解EDA的基本原理和基本概念、硬件描述系统逻辑的方法、使用EDA工具进行电子电路课程的模拟仿真实验并在作毕业设计时从事简单电子系统的设计，为今后工作打下基础。
EDA技术不单是应用于前期的计算机模拟仿真、产品调试，而且也在后期的制作、电子设备的研制与生产、电路板的焊接、器件的制作过程等有重要作用。
可以说电子EDA技术已经成为电子工业领域不可缺少的技术。
通过此次课程设计的锻炼，要求学生掌握设计乘法器电路的一般设计方法，具备初步的独立设计能力，懂得如何通过各个小程序组合成一个大程序，懂得如何通过三个控制信号进行输入输出的选择，懂得如何通过段选位选实现8位数码管依次显示乘积，被乘数与乘数，从而提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。
2.系统设计总述
设计带符号乘法器并同时要8个数码管显示结果要用到的子模块非常多，通过EDA用软件的方式设计硬件,且其到硬件系统的转换是由有关的开发软件自动完成的。
设计过程中可用有关软件进行各种仿真，整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。
2.1设计要求
设计一个能进行两个十进制数相乘的乘法器，乘数和被乘数均小于100，通过按键输入，并用数码管显示，显示器显示数字时从低位向高位前移，最低位为当前显示位。
当按下相乘键后，乘法器进行两个数的相乘运算，数码管将乘积显示出来。
2.2系统组成
图1乘法器硬件系统示意图
2.2乘法器电路基本原理
纯组合逻辑构成的乘法器虽然工作速度较快，但过于占用硬件资源，难以实现宽位乘法器，由加法器构成的以时序逻辑方式设计的乘法器，具有一定的使用价值。
而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。
其乘法原理是：
乘法通过逐项移位相加原理来完成，从被乘数的最低位开始，若为1，则乘数左移后于上一次的和相加；若为0左移后以全零相加，直至被乘数的最高位。
2.2.2输入数据的获得
表1编码器真值表
数据开关电平信号
编码器输出
K1K2K3K4K5K6K7K8K9K10
Q3Q2Q1Q0
↑000000000
1↑00000000
10↑0000000
100↑000000
1000↑00000
10000↑0000
100000↑000
1000000↑00
10000000↑0
000000000↑
1001
1010
1011
1100
1101
1110
1111
2000
1001
0000
2.2.3数据的选择输入和输出控制
当clk=1且reset=0时，当CH=0，DH=0时，输入被乘数A，当CH=1.DH=0时，输入乘数B，当CH=1，DH=1时，输出乘积。
3.设计步骤
3.1整体原理框图：
图2乘法器系统框图
3.2乘法器整体电路原理图：
3.3输入模块：
模块说明：
由CH,DH控制数据的输入，由SHUJU端输入数据，当CH,DH为0，0时输入被乘数，由输出端A输出，当按下“乘号键CH”即CH,DH为1，0时输入乘数，由输出端B输出，当RESET为0时输出端清零。
3.4运算模块：
模块说明：
分别由AO和BO端接收被乘数和乘数，由CJ端输出带符号位的二进制乘积结果。
此模块由三个子模块组成：
“数字与符号分离子模块”，“乘法运算
子模块”及“数字与符号重组子模块”。
数字与符号分离子模块：
乘法运算子模块：
数字与符号重组子模块：
3.5显示控制模块：
模块说明：
当CH,DH为0，0时显示被乘数，当按下“乘号键CH”即CH,DH为1，0时显示乘数，当按下“等号键DH”即CH,DH为1，1时显示乘积。
3.6显示模块：
模块说明：
由AIN端接收要显示的二进制内容，输出转换成十进制后各位对应的数码管显示代码。
此模块由六个子模块组成：
“输出数字与符号分离子模块”，“进制转换子模块”，“消零子模块”，“符号位数码管显示子模块”，“数字位数码管显示子模块”和“灭点子模块”。
此模块组成结构如下：
输出数字与符号分离子模块：
进制转换子模块：
此模块是用来对结果进行二进制到十进制转换的，便于在显示数码管上显示。
定义3个变量A1,A2,A3，并赋初值为0，从高到低判断输入的数据A（二进制）的各个位，首先是百位，若大于一百，则A3加1，EJZ减去100；然后是十位，若大于十，则A2加1，EJZ减去10；最后是个位，直接将EJZ剩余值赋值给A1。
依次将A1,A2,A3赋值给GOUT,SOUT,BOUT输出。
消零子模块：
符号位数码管显示子模块：
数字位数码管显示子模块：
灭点子模块：
4.整体仿真
仿真整体波形如下：
以输入被乘数-9，乘数12，输出乘积-108为例：
5.调试中遇到的问题及解决的方法
1．在进行整体编译时，出现芯片的逻辑资源不足而无法继续编译的问题。
该问题困扰了我很长时间，一开始以为是程序不精简，但后来在同学的提醒下，发现原来在编译时没有设置软件的优化选项，从而导致逻辑资源不足，经设置后问题得以解决。
2．进行仿真时，发现只能显示被乘数和乘积而无法显示乘数，该问题又让我检查了很长时间，后来自己一步步仔细分析查找，终于发现原来是整体电路原理图中一根线不小心连错了，经改正后，显示结果恢复正常。
6.设计总结：
通过这次时间为两周的EDA课程设计，使我更加深刻的认识到了EDA的对电路设计的重要性，对我们电子专业学科同学发展的重要性。
同时，我也熟悉了EDA工具QuartusII软件的应用，VHDL硬件描述语言的编辑、编译、调试、仿真等，使电路设计过程由软件的描述语言到集成电路图再到功能的仿真波形。
整个过程符合逻辑、通俗易懂；
在设计过程中我也遇到了许多困难，比如：
VHDL语言的编译出现错误、仿真时波形出现失真或错误等。
由于QuartusII软件使用时，一个错误就会导致很多的错误出现。
所以在编写VHDL语言时，应该更加的细心和准确，才能保证设计的顺利开展。
不过在这次设计里，我虽然遇到了这样的困难，但我细心耐心的改正编译出现的错误知道编译成功。
使得我更加熟悉了VHDL语言的一些关键句，让我掌握了VHDL 语言的编写。
两周的课程设计，使我受益匪浅，让我学到了在课堂上所学不到的知识和能力。
同时，也让我明白了实践操作能力，独立思考能力和解决困难问题的能力对于我们工科同学的重要性。
最后，感谢学校为我们提供这样的实践机会，真正的提高我们的能力和综合素质。
7.参考文献:
1王金明，《数字系统设计与VerilingHDL》.电子工业出版社2011.1
2黄仁欣.《EDA技术实用教程》.清华大学出版社,2006
⑶曹昕燕，周凤臣，聂春燕，《EDA技术实验与课程设计》.清华大学出版社,2006.5
3杨亦华,延明，《数字电路EDA入门》，北京邮电大学出版社,2003
⑸邹彦，庄严，邹宁，王宇鸿，《EDA技术与数字系统设计》，电子工业出版社,2008⑹潘松,黄继业《EDA技术与VHDL》,北京,清华大学出版社,2006
附录：
程序代码
1.输入模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYshuruIS
PORT（CH,DH,RESET,CLK:
INSTD_LOGIC;
shuju:
INSTD_LOGIC_VECTOR（4DOWNTO0）;
A,B:
OUTSTD_LOGIC_VECTOR（4DOWNTO0））;
ENDshuru;
ARCHITECTUREbehaveOFshuruIS
BEGIN
PROCESS（CH,DH,shuju,RESET,CLK）
BEGIN
IFCLK'EVENTANDCLK='1'THEN
IFRESET='1'THEN
A<="00000";
B<="00000";
ELSE
IFCH='0'ANDDH='0'THEN
A<=shuju;
ELSIFCH='1'ANDDH='0'THEN
B<=shuju;
ELSENULL;
ENDIF;
ENDIF;
ENDIF;
ENDPROCESS;
ENDbehave;
2．运算模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYyunsuanIS
PORT（A0:
INSTD_LOGIC_VECTOR（4DOWNTO0）;
B0:
INSTD_LOGIC_VECTOR（4DOWNTO0）;
CJ:
OUTSTD_LOGIC_VECTOR（8DOWNTO0））;
ENDyunsuan;
ARCHITECTUREBEHAVEOFyunsuanIS
COMPONENTsffl
PORT（A,B:
INSTD_LOGIC_VECTOR（4DOWNTO0）;
FH:
OUTSTD_LOGIC;
C,D:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDCOMPONENT;
COMPONENTMUL
PORT（E,F:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
Q:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDCOMPONENT;
COMPONENTsfcz
PORT（Q:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
FHO:
INSTD_LOGIC;
CJO:
OUTSTD_LOGIC_VECTOR（8DOWNTO0））;
ENDCOMPONENT;
SIGNALC1,D1:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALFHW:
STD_LOGIC;
SIGNALOUT1:
STD_LOGIC_VECTOR（7DOWNTO0）;
BEGIN
U1:
sfflPORTMAP（A=>A0,B=>B0,C=>C1,D=>D1,FH=>FHW）;
U2:
MULPORTMAP（E=>C1,F=>D1,Q=>OUT1）;
U3:
sfczPORTMAP（Q=>OUT1,FHO=>FHW,CJO=>CJ）;
ENDBEHAVE;
3．数字与符号分离子模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYsfflIS
PORT（A,B:
INSTD_LOGIC_VECTOR（4DOWNTO0）;
FH:
OUTSTD_LOGIC;
C,D:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDsffl;
ARCHITECTUREbehaveOFsfflIS
BEGIN
C<=A（3DOWNTO0）;
D<=B（3DOWNTO0）;
FH<=A（4）XORB（4）;
ENDbehave;
4．乘法运算子模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYMULIS
PORT（E,F:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
Q:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDMUL;
ARCHITECTUREbehaveOFMULIS
SIGNALQ1:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALQ2:
STD_LOGIC_VECTOR（4DOWNTO0）;
SIGNALQ3:
STD_LOGIC_VECTOR（5DOWNTO0）;
SIGNALQ4:
STD_LOGIC_VECTOR（6DOWNTO0）;
SIGNALFF0:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALFF1:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALFF2:
STD_LOGIC_VECTOR（3DOWNTO0）;
SIGNALFF3:
STD_LOGIC_VECTOR（3DOWNTO0）;
BEGIN
FF0<=F（0）&F（0）&F（0）&F（0）;
FF1<=F
（1）&F
（1）&F
（1）&F
（1）;
FF2<=F
（2）&F
（2）&F
（2）&F
（2）;
FF3<=F（3）&F（3）&F（3）&F（3）;
Q1<=EANDFF0;
Q2<=（EANDFF1）&"0";
Q3<=（EANDFF2）&"00";
Q4<=（EANDFF3）&"000";
Q<=Q1+Q2+Q3+Q4;
ENDbehave;
5．数字与符号重组子模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYsfczIS
PORT（Q:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
FHO:
INSTD_LOGIC;
CJO:
OUTSTD_LOGIC_VECTOR（8DOWNTO0））;
ENDsfcz;
ARCHITECTUREbehaveOFsfczIS
BEGIN
CJO<=FHO&Q;
ENDbehave;
6．显示控制模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYxskzIS
PORT（CH:
INSTD_LOGIC;
DH:
INSTD_LOGIC;
CLK:
INSTD_LOGIC;
AIN:
INSTD_LOGIC_VECTOR（4DOWNTO0）;
BIN:
INSTD_LOGIC_VECTOR（4DOWNTO0）;
CJIN:
INSTD_LOGIC_VECTOR（8DOWNTO0）;
shuchu:
OUTSTD_LOGIC_VECTOR（8DOWNTO0））;
ENDxskz;
ARCHITECTUREbehaveOFxskzIS
BEGIN
PROCESS（CH,DH,CLK）
BEGIN
IF（CLK'EVENTANDCLK='1'）THEN
IF（CH='0'ANDDH='0'）THEN
shuchu<=AIN（4）&"0000"&AIN（3DOWNTO0）;
ELSIF（CH='1'ANDDH='0'）THEN
shuchu<=BIN（4）&"0000"&BIN（3DOWNTO0）;
ELSE
shuchu<=CJIN;
ENDIF;
ENDIF;
ENDPROCESS;
ENDBEHAVE;
7．输出数字与符号分离子模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYoutsfflIS
PORT（AIN:
INSTD_LOGIC_VECTOR（8DOWNTO0）;
fhout:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
shujuout:
OUTSTD_LOGIC_VECTOR（7DOWNTO0））;
ENDoutsffl;
ARCHITECTUREbehaveOFoutsfflIS
SIGNALB:
STD_LOGIC;
BEGIN
B<=AIN（8）;
PROCESS（B）
BEGIN
CASEBIS
WHEN'0'=>fhout<="0000";
WHEN'1'=>fhout<="0001";
WHENOTHERS=>fhout<=NULL;
ENDCASE;
ENDPROCESS;
shujuout<=AIN（7DOWNTO0）;
ENDbehave;
8．进制转换子模块
modulezhuanhuan（clk,a,bout,sout,gout）;
inputclk;
input[7:
0]a;
output[3:
0]bout,sout,gout;
reg[3:
0]A1,A2,A3,bout,sout,gout;
reg[7:
0]aa;
reg[2:
0]num;
always@（posedgeclk）
begin
case（num）
0:
begin
aa[7:
0]<=a;
num<=1;
A1<=0;
A2<=0;
A3<=0;
end
1:
begin
if（aa>=100）
begin
A3<=A3+1;
aa<=aa-100;
end
elseif（（aa>=10）&&（aa<100））
begin
A2<=A2+1;
aa<=aa-10;
end
elseif（（aa>=1）&&（aa<10））
begin
A1<=aa;
aa<=0;
end
else
begin
num<=2;
end
end
2:
begin
gout<=A1;
sout<=A2;
bout<=A3;
num<=0;
end
default:
num<=0;
endcase
end
endmodule
9．消零子模块
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYxiaolingIS
PORT（B:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
S:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
G:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
BOUT:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
SOUT:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
GOUT:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDxiaoling;
ARCHITECTUREbehaveOFxiaolingIS
BEGIN
PROCE
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