Verilog复习题v3祥解Word格式.docx

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(C) 

1001 

(D) 

101 

2、在verilog中,下列语句哪个不是分支语句?

( 

) 

if-else 

case 

casez 

repeat 

3、Verilog 

HDL语言进行电路设计方法有哪几种(8分) 

①自上而下的设计方法(Top-Down) 

②自下而上的设计方法(Bottom-Up)

③综合设计的方法

4、在verilog语言中,a=4b'

1011,那么 

&

a=(D 

1011 

1111 

1b'

5、在verilog语言中整型数据与( 

)位寄存器数据在实际意义上是相同的。

(A) 

16 

32 

64 

6、大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是___C____ 

A.FPGA全称为复杂可编程逻辑器件;

B.FPGA是基于乘积项结构的可编程逻辑器件;

C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;

D.在Altera公司生产的器件中,MAX7000系列属FPGA结构。

7. 

子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);

指出下列哪些方法是面积优化___B______。

①流水线设计

②资源共享

③逻辑优化

④串行化

⑤寄存器配平

⑥关键 

路径法

A.①③⑤ 

B.②③④ 

C.②⑤⑥ 

D.①④⑥ 

8、下列标识符中,_____A_____是不合法的标识符。

A.9moon 

B.State0 

C. 

Not_Ack_0 

D. 

signall

9、 

下列语句中,不属于并行语句的是:

____D___ 

A.过程语句 

B.assign语句 

C.元件例化语句 

D.case语句

6、10、P,Q,R都是4bit的输入矢量,下面哪一种表达形式是正确的5)

1)inputP[3:

0],Q,R;

2)inputP,Q,R[3:

0];

3)inputP[3:

0],Q[3:

0],R[3:

4)input[3:

0]P,[3:

0]Q,[0:

3]R;

5)input[3:

0]P,Q,R;

11、请根据以下两条语句的执行,最后变量A中的值是___①___。

reg[7:

0]A;

A=2'

hFF;

①8'

b0000_0011②8'

h03③8'

b1111_1111④8'

b11111111

三、简答题

1、简要说明仿真时阻塞赋值与非阻塞赋值的区别

非阻塞(non-blocking)赋值方式(b<

=a):

b的值被赋成新值a的操作,并不是立刻完成的,而是在块结束时才完成;

块内的多条赋值语句在块结束时同时赋值;

硬件有对应的电路。

阻塞(blocking)赋值方式(b=a):

b的值立刻被赋成新值a;

完成该赋值语句后才能执行下一句的操作;

硬件没有对应的电路,因而综合结果未知。

阻塞赋值是在该语句结束是立即完成赋值操作;

非阻塞赋值是在整个过程块结束是才完成赋值操作。

2、简述有限状态机FSM分为哪两类?

有何区别?

有限状态机的状态编码风格主要有哪三种?

根据内部结构不同可分为摩尔型状态机和米里型状态机两种。

摩尔型状态机的输出只由当前状态决定,而次态由输入和现态共同决定;

米里型状态机的输出由输入和现态共同决定,而次态也由输入和现态决定。

状态编码主要有三种:

连续二进制编码、格雷码和独热码。

3、简述基于数字系统设计流程包括哪些步骤?

包括五个步骤:

⑴、设计输入:

将设计的结构和功能通过原理图或硬件描述语言进行设计或编程,进行语法或逻辑检查,通过表示输入完成,否则反复检查直到无任何错误。

⑵、逻辑综合:

将较高层的设计描述自动转化为较低层次描述的过程,包括行为综合,逻辑综合和版图综合或结构综合,最后生成电路逻辑网表的过程。

⑶、布局布线:

将综合生成的电路网表映射到具体的目标器件中,并产生最终可下载文件的过程。

⑷、仿真:

就是按照逻辑功能的算法和仿真库对设计进行模拟,以验证设计并排除错误的过程,包括功能仿真和时序仿真。

⑸、编程配置:

将适配后生成的编程文件装入到PLD器件的过程,根据不同器件实现编程或配置。

4、简述VerilogHDL编程语言中函数与任务运用有什么特点?

函数和任务都能独立完成相应电路功能,通过在同一模块中的调用实现相应逻辑电路功能。

但它们又有以下不同:

⑴、函数中不能包含时序控制语句,对函数的调用,必须在同一仿真时刻返回。

而任务可以包含时序控制语句,任务的返回时间和调用时间可以不同。

⑵、在函数中不能调用任务,而任务中可以调用其它任务和函数。

但在函数中可以调用其它函数或函数自身。

⑶、函数必须包含至少一个端口,且在函数中只能定义input端口。

任务可以包含0个或任何多个端口,且可以定义input、output和inout端口。

⑷、函数必须返回一个值,而任务不能返回值,只能通过output或inout端口来传递执行结果。

5、简述FPGA与CPLD两种器件应用特点。

CPLD与FPGA都是通用可编程逻辑器件,均可在EDA仿真平台上进行数字逻辑电路设计,它们不同体现在以下几方面:

⑴FPGA集成度和复杂度高于CPLD,所以FPGA可实现复杂逻辑电路设计,而CPLD适合简单和低成本的逻辑电路设计。

⑵、FPGA内主要由LUT和寄存器组成,倾向实现复杂时序逻辑电路设计,而CPLD内主要由乘积项逻辑组成,倾向实现组合逻辑电路设计。

⑶、FPGA工艺多为SRAM、flash等工艺,掉电后内信息消失,所以该类型需外配存储器,而CPLD工艺多为EEPROM等工艺,掉电后信息不消失,所以不用外配存储器。

⑷、FPGA相对CPLD成本高,但都可以在内都镶嵌硬核和软核,实现片上系统功能。

四、计算题

1、 

利用有限状态机,以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图,其方块图、状态图和状态表如图表示。

modulemelay(clk,Din,reset,Qout);

inputclk,reset;

inputDin;

outputQout;

regQout;

parameter[1:

0]S0=2'

b00,S1=2'

b01,S2=2'

b11;

reg[1:

0]CS;

0]NS;

always@(posedgeclkorposedgereset)

begin

if(reset==1'

b01)

CS=S0;

elseCS=NS;

end

always@(CSorDin)

begin

case(CS)

S0:

beign

if(Din==1'

b0)

NS=S0;

Qout=1'

b0;

else

NS=S1;

S1:

begin

NS=S2;

S2:

endcase

endmodule

2、 

程序注解,并说明整个程序完成的功能。

module 

AAA 

);

output 

input 

[6:

0] 

b;

reg[2:

sum;

integer 

i;

reg 

always 

(b) 

begin 

sum 

0;

for(i 

i<

=6;

i+1) 

if(b[i]) 

sum+1;

if(sum[2]) 

1;

else 

end 

endmodule 

3、设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。

端口设定如下:

输入端口:

CLK:

时钟,RST:

复位端,EN:

时钟使能端,LOAD:

置位控制端, 

DIN:

置位数据端;

输出端口:

COUT:

进位输出端,DOUT:

计数输出端。

moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DIN);

inputCLK;

inputEN;

inputRST;

inputLOAD;

input[3:

0]DIN;

output[3:

0]DOUT;

outputCOUT;

reg[3:

0]Q1;

regCOUT;

assignDOUT=Q1;

always@(posedgeCLKornegedgeRST)begin

if(!

RST)Q1<

=0;

elseif(EN)

LOAD)Q1<

=DIN;

elseif(Q1<

9)Q1<

=Q1+1;

elseQ1<

=4'

b0000;

end

always@(Q1)

if(Q1==4'

h9)COUT=1'

b1;

elseCOUT=1'

endmodule

4、下面是通过case语句实现四选一电路部分程序,将横线上的语句补上,使程序形成完整功能。

case({s1,s0})

2’b00:

out=i0;

2’b01:

out=i1;

2’b10:

out=i2;

2’b11:

out=i3;

3、标注各语句功能,指出整个程序完成的电路功能。

//带同步清0/同步置1(低电平有效)的D触发器.

moduledff_syn(q,qn,d,clk,set,reset);

//定义模块为diff_syn,端口为q,qn,d,clk,set,reset

inputd,clk,set,reset;

outputregq,qn;

//定义端口d,clk,set,reset为输入端口,q,qn为输出端口

always@(posedgeclk)//对clk信号上升沿有效

if(~reset)beginq<

=1'

qn<

end//同步清零,低电平有效

elseif(~set)beginq<

end//同步置位,低电平有效

elsebeginq<

=d;

qn<

=~d;

end//q输出为d,qn输出为非d;

endmodule//模块结束

4、根据图3给定的两个2位全加器信号关系及实现的4位全加器功能部分程序,在下列部分程序中的横线上填入必要语句,实现4位全加器的完整功能。

2位加法器

ai

bi

ci

sum

cout

sum4(3..2)))

cout4

a(1..0)

b(1..0)

c

c0

a(3..2)

b(3..2)

sum4(1..0)

图3

//底层4位全加器程序

moduleadd2(ai,bi,ci,sum,cout);

input[1:

0]ai,bi;

inputci;

output[1:

0]sum;

_reg[1:

0]sum_;

outputcout;

_regcout_;

always@(_ai,bi,ci__)

{cout,sum}=ai+bi+ci;

//顶层8位全加器程序

modulefadd4(a,b,c,sum4,cout4);

0]a,b;

inputc;

0]sum4outputcout4;

wirec0;

add4U1();

add4U2();

5、根据下列给定的仿真输入输出波形图2,说明完成此功能的电路是什么功能电路?

并写出对应的VerilogHDL描述程序(图中clk,clr为输入,q,c为输出)。

4进制加法计数器

modulecounter(clk,clr,q,c)

inputclk,clr;

outputret[1:

0]q;

outputc;

always@(posedgeclkornegedgeclr)

if(~clr)q<

=2’h0;

else

if(2’h3==q)q<

elseq<

=q+2’h1;

assignc=(2’h3==q)

6、采用结构描述方法设计一个二进制数字半加器,输入数据ai与bi,并将和输出到so,进位输出到co,给出详细设计过程。

输入

输出

so

co

1

由输入输出逻辑表达式,采用与门and和异或门xor进行结构描述的程序如下:

(6分)

modulehadd(ai,bi,so,co);

inputai,bi;

outputso,co;

xor(so,si,ci);

and(co,ai,bi);

6、采用结构描述方法设计一个二进制数字比较器,比较输入数据a与b的大小,并分别输出到x,y和z,给出详细设计过程。

modulebjq(a,b,x,y,z);

input[1:

0]a;

0]b:

outputx,y,z;

wireab,not_ab;

not(not_a,a);

not(not_b,b);

and(ab,a,b);

and(not_ab,not_a,not_b);

or(x,ab,not_ab);

and(y,not_a,b);

and(z,a,not_b);

endmodule

7、采用结构描述方法设计一个3人竞选数字电路,输入数据[2:

0]x,要求2人以上为1表示通过,且输出为y为1,否则输出相反,给出详细设计过程。

y=a&

b+a&

c+b&

c=ab+ac+bc

modulethree1(x,y);

input[2:

0]x;

outputy;

wirea,b,c;

and(a,x[0],x[1]);

and(b,x[1],x[2]);

and(c,x[1],x[0]);

or(y,a,b,c)

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