基于DDS的多波形发生器的研究与设计毕业设计论文文档格式.docx
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3.5.3串行通信30
第4章软件部分设计31
4.1软件总体设计31
4.1.1串行通信子模块32
4.1.2PC上位机模块33
第5章系统调试…………………………………………………………………………37
结论38
参考文献39
致谢40
附录41
基于DDS的多波形发生器的研究与设计
摘要：
DDS器件采用了高速数字电路和高速D/A转换技术，具备了频率转换时间短、相对带宽宽、频率分辨率高、相位输出连续以及相位可快速切换等优点，可以实现对信号的全数字式调试。
而且，由于DDS是数字化高密度集成电路产品，芯片体积小、功耗低，因此用DDS构成高性能频率合成的信号源来取代传统的频率信号源是未来的趋势。
STC89C52是STC公司生产的一种低功耗、高性能CMOS8位微控制器，具有8K在系统可编程Flash存储器。
STC89C52使用经典的MCS-51内核，但做了很多的改进使得芯片具有传统51单片机不具备的功能。
在单芯片上，拥有灵巧的8位CPU和在系统可编程Flash，使得STC89C52为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。
本设计以51单片机及DDS芯片AD9854为核心，采用直接数字合成技术来完成多功能信号发生器的设计。
设计中采用DDS合成FSK、BPSK、方波和正弦波信号，最后所测波形基本上达到了任务书的要求。
关键词：
DDS技术；
AD9854；
信号源；
单片机
ResearchandDesignofMulti-WaveformGeneratorBasedonDDS
Abstract：
DDSdevicesarethehigh-speeddigitalcircuitandhighspeedA/Dconversiontechnology,withthefrequencyconversiontimeisshort,relativelywidebandwidth,highfrequencyresolution,phaseoutputcontinuityandphasecanbefastswitchetc.canachievethesignaldigitaldebugging.AndbecauseaDDSisdigitalhighdensityintegratedcircuitproducts,chiphastheadvantagesofsmallvolume,lowpowerconsumption,sousingDDSconstitutehighperformancefrequencysynthesizersignalsourcetoreplacethetraditionalfrequencysignalsourceisthetrendofthefuture.
STC89C52isakindoflowpowerconsumption,highperformanceCMOSeightbitsmicrocontrollerwithSTC,andhas8KinsystemprogrammableFlashmemory.STC89C52usetheclassicMCS-51kernel,butmadealotofimprovementsmakethechipwiththetraditional51microcontrollerdonothavethefunction.Onthesinglechip,withthesmart8bitCPUandprogrammableFlashinthesystem,makingSTC89C52formanyembeddedcontrolapplicationsystemtoprovidehighandflexible,ultraeffectivesolution.
Thisdesigntakes51singlechipmicrocomputerandAD9854chipDDSasthecore,andusesdirectdigitalsynthesistechnologytodesignthemulti-functionsignalgenerator.DDSsynthesisofFSK、BPSK、SquarewaveandSinewavesignalisusedinthedesign,andthefinalwaveformisbasicallyachievedtherequirementsofthemissionbook.
Keywords:
DDS;
AD9854;
Signalsource;
MCU
第1章绪论
1.1研究背景
频率合成技术起源很早，早在二十世纪三十年代便开始出现。
所谓频率合成就是将一些高稳定度、具有一定相位特征的频率源经过电路上的倍频、混频、分频等信号处理然后对其进行数学意义上的加、减、乘、除等四则运算，从而产生任意的具有同样精确度的频率源。
当今频率合成技术大致分为三种，即直接模拟频率合成法、间接频率合成法（锁相环路法）、直接数字频率合成。
其中间接频率合成法包括脉冲控制锁相法、模拟锁相环路法、数字锁相环路法，本文主要介绍直接数字频率合成法，即DDS（DigitalDirectFrequencySynthesis）。
DDS技术是1971年3月由美国学者J.Tiereny和C.M.Radar等人首次提出的，但是由于当时技术条件的限制没有能引起足够的重视。
它是一种任意波形发生器，DDS技术真正得到认可是在上世纪90年代，随着电子技术和数字集成电路技术的不断发展给DDS提供了技术平台，使得DDS的优越性不断体现，得到了越来越多的认可。
AD公司生产的AD9851、AD9854、AD9858等都是典型代表，它们功能强大且性能稳定，其系统时钟频率从30MHz到1GHz不等，在芯片内部还做了抑制杂散的处理，它们不仅能产生传统的三角波、方波、锯齿波，而且还可以产生任意波形，因此很适合做各种调制方式分析。
任意波形发生器除了具有一般函数发生器具有的信号发生功能以外，还可以通过PC控制和手动设置方法产生任意波形，合成和还原任意波形信号。
1.2本课题研究目标
在DDS理论基础上通过STC89C52芯片来实现对DDS芯片AD9854的控制并产生正弦波、方波、FSK、BPSK信号波形。
本文的技术指标如下：
（1）工作频率范围：
10Hz—80MHz；
（2）频率分辨率：
0.05Hz；
（3）输出幅度：
0～10V；
（4）相位噪声：
优于-85dBc/Hz（Af=5KHZ）；
优于-90dBc/Hz（Af=50KHz）；
1.3总设计框图
本文的设计框图如下1.1所示：
图1.1系统总设计框图
第2章直接数字频率合成的技术原理
2.1DDS简介
直接数字频率合成技术是从相位概念出发直接合成所需波形的一种新技术。
它在众多领域中都有着广泛的应用。
1971年3月美国学者J.Tiereny、C.M.Radar和B.Gold首次提出了直接数字频率合成（DDS---DirectDigitalSynthesis）技术的观点。
这是一种从相位概念出发的直接合成所需要波形的频率合成技术。
同传统的频率合成技术相比，DDS具有优良的频率分辨率、相位变化连续、相位噪声低的优点，因此也非常重要的发展。
2.2直接数字频率合成的技术指标
直接数字频率合成（DDS）是将先进的数字处理理论与方法引入频率合成的一项新技术，DDS把一系列数字量形式的信号通过数/模转换器转换成模拟量形式的信号。
它可以提供广阔的输出频率、精细的频率分辨率和操作快速切换。
随着电子设计和工艺技术的进步，现在的DDS器件有着非常紧凑和很少的功率消耗。
在许多行业中，能够准确地产生和控制各种频率的任意波形已经成为了一个关键的要求。
能否提供灵活的低相位噪声以及可变频率的信号源，在工业以及生物医学测试设备的应用上，方便、结构简单、成本低、高精度是设计生产的重要因素。
频率的产生有很多的方法，设计者可以从锁相环回路（PLL）中获得非常高的频率合成波形，在通过数字—模拟转换器的动态规划（DAC）来生成任意波形。
而DDS技术正在迅速的成为解决现代通信和工业应用要求的新技术，因为DDS芯片可以产生可编程、且具有较高的分辨率和精度的任意波形。
频率合成器的技术指标有：
1.频率范围：
频率合成器输出最低频率fmin和最高频率fmax之间的差值，也可以用频率覆盖系数K来表示：
如果K>
2～3时，一般Vco很难满足这一输出频率范围的，实践中可以把整个频段分为几个分波段来实现，而每个分波段由一个Vco来满足。
也可用相对带宽来衡量：
相对带宽=2（fmax－fmin）/（fmax+fmin）
2.频率分辨率△f：
相邻两个输出频率之间的间隔，也称为输出间隔频率，或频率步进值。
如参考频率不变时，DDS的频率分辨率由相位累加器的位数N来决定。
N的值一般比较大，如32位、48位、64位等。
在通信系统中波段内的频率通道应该尽可能多，以满足通信的要求，所以希望△f应尽可能的小。
DDS合成器则能够做到很低的频率。
在模拟直接频率合成技术、锁相频率合成技术和DDS合成技术中，输出频率的稳定度主要取决于参考频率的稳定度。
2.3DDS的基本结构与原理
2.3.1DDS的基本结构
DDS合成器包括数字器件和模拟器件两部分。
主要由相位累加器、波形存储器ROM、数模转换器DAC和低通滤波器LPF构成。
DDS的基本结构如图2.1所示。
其中K为频率控制字、fc是时钟频率、N是相位累加器的控制字长、D为存储器ROM数据位以及D/A转换器的字节长度。
相位累加器在时钟fc的控制下以频率控制字K作累加，输出N位二进制码作为波形存储器ROM的地址，对波形存储器ROM进行寻址，波形存储器ROM输出的幅码S（n）经D/A转换器变成阶梯波S（t），最后经过低通滤波器的滤波后就可以得到所要输出的信号波形。
最终输出的信号波形图像取决于波形存储器ROM中所储存的码值，所以用DDS技术可以输出任意的波形形状。
图2.1DDS的基本结构
（l）相位累加器
相位累加器是我们拿来实现数字线性信号依次累加的前提，信号宽度可以从累加器的最小值到它的满偏值。
如图2.2所示，相位累加器主要由N位加法器以及N位寄存器串联组成。
图2.2相位累加器原理框图
每一次产生的时钟脉冲fc，累加器会用频率控制字K与寄存器所输出的相位值相加，再把相加后的结果送到其寄存器的输入端。
寄存器会把累加器在前一次产生的时钟作用后所产生的相位数据反馈到加法器的输入端，使得加法器在下一个时钟的作用下继续与频率控制字K进行相加。
这样，相位累加器在时钟fc的作用下，进行相位累加，当累加器累加到满量时就会产生一次溢出，从而完成总个周期的动作。
大部分的DDS相位累加器运用二进制计数的方法。
累加器运用N比特的二进制，所有累加器所得到的最大值是2N。
假设相位累加器的初始位代表的是0相位，则相位累加器的最大值则可定义为2
。
则可得到它的周期为
（2-1）
其中G代表的是最大公约数。
当频率的控制字为K时，则会产生其他的相位增量，这样从波形存储器ROM所输出来的正弦波频率值也就不同了。
普遍来说，应用二进制相位累加器并不可以使得频率的步进值和输出的频率值是整数。
如果设时钟的参考频率为1MHz，DDS所得到的累加器的值为24，则最小的频率分辨率为：
（2-2）
（2）输出波存储器
输出波存储器主要的任务是把相位序列P（n）转化为幅度序列S（n）。
从理论上来说，输出波存储器能够存储所有的周期性任意输出波形，在实际使用中，正弦波的产生是最普遍的，其中其用途也是最广泛的。
把相位累加器的最后输出值作为波形输出存储器取样地址，用来作为波形输出的相位一幅值转化，则可在给定时间上确定输出的波形抽样值大小。
N位输出波存储器ROM相当于使得00～3600正弦波信号离散成成为2N个样值序列，假如存储器的ROM中有D位的数据位，则2N个抽样的幅值以D位二进制数值存储在波形的存储器内存中，按照不同的地址值可以输出所对应的相位正弦波的幅值。
相位一幅度变换的原理如图2.3所示：
图2.3相位一幅度的变换图
（3）D/A转换器
D/A转换器所具有的功能是把己经存在的正弦波数字值转换成为模拟量，正弦波幅度量化的序列S（n）经D/A变换后就转化为包络的正弦阶梯波S（t）。
（4）低通带滤波器
DDS的理论基础是奈奎斯特采样定理，奈奎斯特定理可描述为：
在进行模数转换时，当采样频率fs大于最高频率fc的二倍时，采样之后的数字信号将保留原有信号的全部信息，其中最小采样速率fs称为奈奎斯特速率。
而DDS则为奈奎斯特采样定理的逆过程，它是使用离散化后的数值重建原信号。
根据奈奎斯特采样定理，采样点的数字化编码被存储在波形存储器ROM的存储单元中，每个采样点占用一个存储单元，并且每一个采样点对应的是唯一的相位信息，因此可以根据查表来获得。
相位累加器的输出端与波形存储器的地址线相连，将相位信息输出到波形存储器ROM中，对波形存储器中的波形数据以频率控制字K为间隔进行查找并输出。
波形数据存储器将查找出的波形数据输出到D/A转换器进行数模转换后获得模拟信号。
DDS根据正弦信号产生的原理，从相位出发，以不同的相位给出不同电压幅度，最后通过低通滤波输出所需的频率信号。
2.4DDS的优缺点
2.4.1DDS的优点
（1）频率的变化时间短
DDS是开环的系统，不存在任何的反馈环节它的这种结构让DDS的频率变化时间极短。
实际上，当DDS的频率控制字变化后，需经过不小于时钟周期并按新的不同相位增量累加，最后来实现频率的变化。
所以频率变化时间等于频率的控制字传输时间。
也就是时钟的周期。
时钟频率的值越高，则变化时间越短。
DDS的变化时间能够达到纳微秒级，比运用另外的合成方法所达到的时间都要短。
（2）频率的分辨率高
若时钟fc频率不变，则DDS频率的分辨率通过由相位累加器位数N来决定。
只要改变相位累加器所有的位数N即可获得任意小的频率的分辨率。
目前来说，大多数DDS的分辨率在1Hz左右，有的甚至更小。
（3）相位值连续变化
改变DDS的输出频率值大小，实际上变化的是每个时钟周期所产生的相位增加值，相位的函数是一条连续的曲线，只是在频率改变的瞬间使其输出的频率大小产生了突变，从而保持了信号相位的连续。
（4）波形输出的灵活性
只要在DDS的内部加上相应的控制如频率控制FM，相位控制PM与幅度控制AM，则能够方便灵活的实现调频、调相和调幅的功能，也能产生FSK、PSK、ASK、和OSK等调制信号波形。
另外，只要在DDS所拥有的波形的存储器中存放不同的波形数据，就能够实现任意波形的输出，如三角波，锯齿波以及矩形波或者是任意波形，当DDS所拥有的波形的存储器分别存入正弦与余弦的函数表时，即可得到拥有正交关系的两路波形输出。
（5）其他优点
因为DDS中大部分部件都是属于数字集成电路，因此也就具有了易于集成、功率低、体积很小、重量较轻、可靠性很高，以及易于程控的优点，使用起来也相当的灵活以及性价比很高的优势。
2.4.2DDS的缺点
（1）杂散输出大
由于DDS芯片大部分是数字集成电路，因此不可避免的导致了杂散。
它的主要来源分为三个部分，累加器的相位舍入误差所导致的杂散；
幅值量化误差所造成的杂散以及DAC不是很理想所导致的杂散。
2.5非理想状态下的杂散以及抑制方法
2.5.1DDS杂散来源
由上一小节中我们知道DDS的杂散来源主要有三个方面。
由于波形存储器ROM的地址线的宽度A与相位累加器的长度N往往是不相等的，通常情况下A<
N，这样就产生了相位的截断误差，另外存放于波形存储器ROM中的幅度变化值由于波形存储器ROM中的字长值有限，则不可避免的会带来幅度量化的误差。
因此DDS的实际输出频谱一定得考虑这其中的两个因素。
此外由于D/A转换器所具有的非线性的特征也会影响其中DDS所输出的频谱
（n）。
在这一小节中我们主要来考虑相位的截断误差
（n）和幅度变化的误差
（n）对DDS频谱输出所产生的影响。
DDS杂散模型如下2.4：
输出
图2.4DDS杂散模型
首先我们先讨论一下相位的截断误差所带来的影响。
假设相位累加器中N位只有其高A位被用来产生ROM的寻址这就是说其低B位（B=N-A）都被去除掉了。
则其截断后的高A位所输出来的相位变化序列
（n）为：
（n）=
（2-3）
则正弦序列
（2-4）
因为相位截断所产生的相位误差值序列ep（n）为：
ep（n）=
（2-5）
由式（2-5）可知当K=
（m为整数）时误差量值为ep（n）=0，当K
时其误差值也就不为0。
设ep（n）的周期为
（2-6）
可得到相位的误差序列值ep（n）的表达式如下：
（2-7）
再存在相位截断的过程中，正弦波的ROM输出它们的正弦序列Sp（n）为：
Sp（n）=
（2-8）
对式（2-8）运用杨辉三角公式，并在考虑实际的情况时有：
（2-9）
式（2-8）可表示为：
（2-10）
由式（2.6）和式（2.8）得到波形的误差值序列为：
=
（2-11）
和
所具有的周期仍然为
观察式（2-10）能够发现式子的中间除了一个所产生的正弦量之外还有一个杂波余弦量，这个量值的大小则与N的大小有关N越大，它就越小，因此输出的波形就会有杂散，但是当N比较大的情况下杂散的分量就会变小。
讨论完了相位截断误差所带来的影响我们再来讨论一下幅值量化误差对DDS频谱输出所产生的影响。
放入波形存储器ROM中的幅值编码都是经过量化过的，所有会存在量化误差，当其量化的时侯一般都是应用近似法，这个时候的量化的转移函数以及量化误差的转移函数如图2.5（a）和图2.5（b）所示。
2.5量化函数
图2.5中量化阶
，S为量化之前的正弦函数，
是量化误差，
是一幅度值为q/2，周期是q的周期函数，它的傅立叶的级数之和的形式为：
（2-12）
现在讨论的是其对正弦波值的量化，因此S（t）=sin（
），则式（2-12）可写为：
（2-13）
在DDS的相位累加器查询波形存储器ROM后，波形存储器ROM的输出幅值序列则相当于以fC做采样频率，对频率为
的正弦波信号的采样结果。
所此时ROM它的输出幅度序列所拥有的量化误差值序列
为：
（2-14）
由于
是一为周期uk的周期存在序列，因此
也是一周期为uk的周期波形序列。
2.5.2DDS杂散抑制方法
（1）修改频率的控制字K让其与
互质
若设满足（K，2N）=1，即使得K与2互质，可使杂散得到不少于4db的改善值。
实际上的要求是强制K当作奇数，即能够保证其与2N的互质，这些杂散的改善方法是Nicholas算法对DDS杂散进行了深入理论分析的结果。
（2）注入抖动技术
抖动注入有多种方式，可以对其输入的频率控制字K加抖动；
也可以对存储器ROM的寻址值加抖动，即相位的抖动注入法；
也可以对D/A之前的数据值进行幅值的加抖，即幅度抖动注入。
这些抖动注入在DDS中的应用如下图所示。
图2.6DDS的抖动注入方式
第3章硬件电路设计
3.1单片机控制
3.1.1STC89C52简介
STC单片机是一种高速、低功耗、超强抗干扰的新一代8051单片机，该单片机以其独特的优点和低廉的价格，使得其中实际的应用中越来越广泛，从STC89单片机到STC90、STC11、STC12单片机都在国内市场中有着广泛的应用。
本着实用、可靠、安全、简洁及经济的原则，本设计选用了STC89C52单片机作为核心控制器件。
STC89C52是51系列的8位的微控制器，它具有以下配置：
32位I/O端口、8K字节Flash、512字节的随机伪存储器RAM、4KB程序的存储器EEPR0M、以及全双工的串行口、2级中断处理系统的结构、MAX810复位结构电路、3个16位定时器/计数器以及看门狗的定时器。
这中间8K的系统编程Flash存储器是一个独特的结构使得STC89C52能够提供了灵活性好、以及有效性良好的解决方法，在众多的嵌入式的控制系统中有着广泛的应用。
STC89C52有3种不同的工作模式可供用户选择。
3种不同的工作模式可分为1种正常的工作模式以及2种可软件选择的节电模式，软件选择的节电模式时，STC89C52的CPU停止工作。
中断系统以及存储器RAM、定时器/计数器以及串行口等则继续工作而这个时候的最低功耗值可达到2nA；
当软件选择的是掉电保护的方式时，STC89C52系统的所有工作都被停止，并且存储器RAM中的存储内容也将会被保存，并且振荡器也会被冻结而且这一状态将持续到有其他外部中断时才能被唤醒，并返回继续去执行以前的程序，但也可以通过硬件的复位操作来返回初始的状态值并重新执行，此时的最低功耗值可达0.5uA。
3.1.2STC89C52引脚功能
其引脚图如3.1所示：
图3.1STC89C52引脚图
P0端口（P0.0～P0.7，39～32引脚）：
P0端口是一个8位的漏极开路双向I/O口。
当其作为输出端口的时侯，每一个引脚就能驱动8个TTL负载，并对端口P0写入“1”时，也可以当作高阻抗的输入。
而在其访问外部的程序以及数据的存储器时，P0口也可以作为低8位地址和8位的数据共用总线。
在FlashROM编程时，P0端口在接收新指令字节时；
而在校验一些程序的时侯，则输出其他指令字节。
P1端口（P1.0～P1.7，1～8引脚）：
P1端口是一个带有内部上拉的电阻的8位准双向输入输出口。
P1口的输出缓冲器能够驱动4个TTL输入负载。
当对端口中写入1时，可通过其内部所拥有的上拉电阻把端口提升到高电位值，这时可当输入口使用。
P1
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