EDA选择题含答案.docx
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EDA选择题含答案
一、选取题：
（20分）
1．大规模可编程器件重要有FPGA、CPLD两类，下列对CPLD构造与工作原理描述中，对的是：
___D__
A.CPLD是基于查找表构造可编程逻辑器件
B.CPLD即是现场可编程逻辑器件英文简称
C.初期CPLD是从FPGA构造扩展而来
D.在Xilinx公司生产器件中，XC9500系列属CPLD构造
2．基于VHDL设计仿真涉及有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下设计流程，其先后顺序应当是：
_________D
A．①②③④B.②①④③C．④③②①D．②④③①
3．IP核在EDA技术和开发中具备十分重要地位，IP分软IP、固IP、硬IP；下列所描述IP核中，对于固IP对的描述为：
__________D
A．提供用VHDL等硬件描述语言描述功能块，但不涉及实现该功能块详细电路
B．提供设计最总产品——模型库
C．以可执行文献形式提交顾客，完毕了综合功能块
D．都不是
4．下面对运用原理图输入设计办法进行数字电路系统设计，哪一种说法是对的：
__________B
A．原理图输入设计办法直观便捷，很适合完毕较大规模电路系统设计
B．原理图输入设计办法普通是一种自底向上设计办法
C．原理图输入设计办法无法对电路进行功能描述
D．原理图输入设计办法不适合进行层次化设计
5．在VHDL语言中，下列对进程（PROCESS）语句语句构造及语法规则描述中，不对的是：
_______D
A．PROCESS为一无限循环语句
B．敏感信号发生更新时启动进程，执行完毕后，等待下一次进程启动
C．当迈进程中声明变量不可用于其她进程
D．进程由阐明语句某些、并行语句某些和敏感信号参数表三某些构成
6．对于信号和变量说法，哪一种是不对的：
_________A
A．信号用于作为进程中局部数据存储单元
B．变量赋值是及时完毕
C．信号在整个构造体内任何地方都能合用
D．变量和信号赋值符号不同样
7．下列状态机状态编码，_________方式有“输出速度快、难以有效控制非法状态浮现”这个特点。
A
A．状态位直接输出型编码
B．一位热码编码
C．顺序编码
D．格雷编码
8．VHDL语言共支持四种惯用库，其中哪种库是顾客VHDL设计现行工作库：
_______D
A．IEEE库
B．VITAL库
C．STD库
D．WORK工作库
9．下列4个VHDL标记符中对的是：
_______d
A．10#128#
B．16#E#E1
C．74HC124
D．X_16
10．下列语句中，不属于并行语句是：
_______B
A．进程语句
B．CASE语句
C．元件例化语句
D．WHEN…ELSE…语句
写出下列缩写中文（或者英文）含义：
1.ASIC专用集成电路
2.FPGA现场可编程门阵列
3.IP知识产权核（软件包）
4.JTAG联合测试行动小组
HDL硬件描述语言
10．基于EDA软件FPGA/CPLD设计流程，如下流程中哪个是对的：
_______C______
A.原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试
B.原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试
C.原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试
D.原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试
11．综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，_A________是错误。
A.综合就是把抽象设计层次中一种表达转化成另一种表达过程,并且该过程与器件硬件构造无关
B.为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束
C.综合可以理解为将软件描述与给定硬件构造用电路网表文献表达映射过程，映射成果不唯一
D.综合就是将电路高档语言转化成低档，可与FPGA/CPLD基本构造相映射网表文献
12．FPGA可编程是重要基于什么构造：
___A_______
A.查找表（LUT）B.ROM可编程
C.PAL可编程D.与或阵列可编程
13．IP核在EDA技术和开发中具备十分重要地位；提供用VHDL等硬件描述语言描述功能块，但不涉及实现该功能块详细电路IP核为：
___D_______
A.胖IPB.瘦IP
C.硬IPD.都不是
14．串行化设计是一种优化方式，下列哪一项对串行化设计描述对的：
____C_____
A.面积优化办法，同步有速度优化效果
B.速度优化办法，不会有面积优化效果
C.面积优化办法，不会有速度优化效果
D.速度优化办法，也许会有面积优化效果
15．在VHDL语言中，下列对时钟边沿检测描述中，错误是：
____B_____
A.ifclk'eventandclk='1'then
B.ifclk'stableandnotclk='1'then
C.ifrising_edge（clk）then
D.ifnotclk'stableandclk='1'then
16．状态机编码方式中，哪种编码速度较快并且输出没有毛刺？
____C_____
A.一位热码编码B.格雷码编码
C.状态位直接输出型编码D.都不是
17．不完整IF语句，其综合成果可实现：
____D_____
A.三态控制电路B.条件相或逻辑电路
C.双向控制电路D.时序逻辑电路
18．如下对于进程PROCESS说法，对的是：
_____C___
A.进程之间可以通过变量进行通信
B.进程内部由一组并行语句来描述进程功能
C.进程语句自身是并行语句
D.一种进程可以同步描述各种时钟信号同步时序逻辑
10．关于VHDL中数字，请找出如下数字中数值最小一种：
_____C_____
A.2#1111_1110#B.8#276#
C.10#170#D.16#E#E1
二、EDA名词解释，写出下列缩写中文（或者英文）含义：
（10分）
1．SOPC:
可编程单片系统
2．PCB：
3．RTL：
寄存器传播级
4．LPM参数可设立模块库
5．CPLD
6．FSM有限状态机（FiniteStateMachine）
JTAG指是什么？
大体有什么用途？
19．下列是EDA技术应用时涉及环节：
A.原理图/HDL文本输入；B.适配；C.时序仿真；D.编程下载；E.硬件测试；F.综合
请选取适当项构成基于EDA软件FPGA/CPLD设计流程：
A→___F___→___B__→____C___→D→___E____
20．PLD可编程重要基于A.LUT构造或者B.乘积项构造：
请指出下列两种可编程逻辑基于可编程构造：
FPGA基于____A_____
CPLD基于____B_____
21．在状态机详细实现时，往往需要针对详细器件类型来选取适当状态机编码。
对于A.FPGAB.CPLD两类器件：
一位热码状态机编码方式适合于____A____器件；
顺序编码状态机编码方式适合于____B____器件；
22．下列优化办法中那两种是速度优化办法：
____B__、__D__
A.资源共享B.流水线C.串行化D.核心途径优化
23．综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，___D___是错误。
A.综合就是将电路高档语言转化成低档，可与FPGA/CPLD基本构造相映射网表文献；
B.为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束；
C.综合可理解为，将软件描述与给定硬件构造用电路网表文献表达映射过程，并且这种映射关系不是唯一。
D.综合是纯软件转换过程，与器件硬件构造无关；
24．嵌套IF语句，其综合成果可实现___D___。
A.条件相与逻辑
B.条件相或逻辑
C.条件相异或逻辑
D.三态控制电路
25．在一种VHDL设计中Idata是一种信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误。
D
A.idata<=“00001111”;
B.idata<=b”0000_1111”;
C.idata<=X”AB”;
D.idata<=B”21”;
26．在VHDL语言中，下列对时钟边沿检测描述中，错误是__D___。
A.ifclk’eventandclk=‘1’then
B.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then
27．请指出AlteraCyclone系列中EP1C6Q240C8这个器件是属于__C___
A.ROMB.CPLDC.FPGAD.GAL
二、EDA名词解释，（10分）
写出下列缩写中文（或者英文）含义：
5.ASIC专用集成电路
6.FPGA现场可编程门阵列
7.CPLD复杂可编程逻辑器件
8.EDA电子设计自动化
9.IP知识产权核
10.SOC单芯片系统
简要解释JTAG，指出JTAG用途
JTAG，jointtestactiongroup，联合测试行动小组简称，又意指其提出一种硬件测试原则，惯用于器件测试、编程下载和配备等操作。
28．下列是EDA技术应用时涉及环节：
A.原理图/HDL文本输入；B.适配；C.时序仿真；D.编程下载；E.硬件测试；F.综合
请选取适当项构成基于EDA软件FPGA/CPLD设计流程：
A→_________→_________→_________→_________→E
29．PLD可编程重要基于A.LUT构造或者B.乘积项构造：
请指出下列两种可编程逻辑基于可编程构造：
FPGA基于___________
CPLD基于____________
30．在状态机详细实现时，往往需要针对详细器件类型来选取适当状态机编码。
对于A.FPGAB.CPLD两类器件：
一位热码状态机编码方式适合于_________器件；
顺序编码状态机编码方式适合于_________器件；
31．下列优化办法中那两种是速度优化办法：
______________、______
A.资源共享B.流水线C.串行化D.核心途径优化
单项选取题：
32．综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，_________是错误。
A.综合就是将电路高档语言转化成低档，可与FPGA/CPLD基本构造相映射网表文献；
B.为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束；
C.综合可理解为，将软件描述与给定硬件构造用电路网表文献表达映射过程，并且这种映射关系不是唯一。
D.综合是纯软件转换过程，与器件硬件构造无关；
33．不完整IF语句，其综合成果可实现________。
A.时序电路
B.双向控制电路
C.条件相或逻辑电路
D.三态控制电路
34．在一种VHDL设计中Idata是一种信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误。
A.idata<="00001111";
B.idata<=b"0000_1111";
C.idata<=X"AB";
D.idata<=16"01";
35．在VHDL语言中，下列对时钟边沿检测描述中，错误是_______。
A.ifclk'eventandclk=‘1’then
B.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then
36．请指出AlteraCyclone系列中EP1C6Q240C8这个器件是属于_______
A.FPGAB.CPLDC.CPUD.GAL
三、EDA名词解释，（10分）
写出下列缩写中文（或者英文）含义：
11.ASIC专用集成电路
12.FPGA现场可编程门阵列
13.LUT查找表
14.EDA电子设计自动化
15.IP知识产权核
16.SOPC片上可编程系统
简要解释JTAG，指出JTAG用途
一、单项选取题：
（20分）
37．下列那个流程是对的基于EDA软件FPGA/CPLD设计流程：
B
A.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试
B.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
38．综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，_________是错误。
C
A.综合就是将电路高档语言转化成低档，可与FPGA/CPLD基本构造相映射网表文献；
B.为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束；
C.综合是纯软件转换过程，与器件硬件构造无关；
D.综合可理解为，将软件描述与给定硬件构造用电路网表文献表达映射过程，并且这种映射关系不是唯一。
39．CPLD可编程是重要基于什么构造：
。
D
A.查找表（LUT）；
B.ROM可编程；
C.PAL可编程；
D.与或阵列可编程；
IP核在EDA技术和开发中具备十分重要地位，以HDL方式提供IP被称为：
。
C
A.硬IP；
B.固IP；
C.软IP；
D.都不是；
40．流水线设计是一种优化方式，下列哪一项对资源共享描述对的_。
b
A.面积优化办法，不会有速度优化效果
B.速度优化办法，不会有面积优化效果
C.面积优化办法，也许会有速度优化效果
D.速度优化办法，也许会有面积优化效果
41．在VHDL语言中，下列对时钟边沿检测描述中，错误是_______。
D
A.ifclk’eventandclk=‘1’then
B.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then
42．状态机编码方式中，其中_________占用触发器较多，但其实现比较适合FPGA应用C
A.状态位直接输出型编码
B.顺序编码
C.一位热码编码
D.以上都不是
8．子系统设计优化，重要考虑提高资源运用率减少功耗（即面积优化），以及提高运营速
度（即速度优化）；指出下列那种办法是速度优化_________。
A
A.流水线设计B.资源共享
C.逻辑优化D.串行化
43．不完整IF语句，其综合成果可实现________。
A
A.时序电路
B.双向控制电路
C.条件相或逻辑电路
D.三态控制电路
10．在一种VHDL设计中Idata是一种信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误。
D
A.idata<=“00001111”
B.idata<=b”0000_1111”;
C.idata<=X”AB”
D.idata<=16”01”;
二、EDA名词解释，写出下列缩写中文（或者英文）含义：
（10分）
17.SOC单芯片系统
18.FPGA现场可编程门阵列
19.LUT查找表
20.EDA电子设计自动化
21.Synthesis综合
44．IP核在EDA技术和开发中具备十分重要地位；提供用VHDL等硬件描述语言描述功能块，但不涉及实现该功能块详细电路IP核为__________。
D
A.瘦IPB.固IPC.胖IPD.都不是
45．综合是EDA设计流程核心环节，在下面对综合描述中，_________是错误。
D
a）综合就是把抽象设计层次中一种表达转化成另一种表达过程；
b）综合就是将电路高档语言转化成低档，可与FPGA/CPLD基本构造相映射网表文献；
c）为实现系统速度、面积、性能规定，需要对综合加以约束，称为综合约束；
d）综合可理解为一种映射过程，并且这种映射关系是唯一，即综合成果是唯一。
46．大规模可编程器件重要有FPGA、CPLD两类，下列对FPGA构造与工作原理描述中，对的是__C__。
a）FPGA全称为复杂可编程逻辑器件；
b）FPGA是基于乘积项构造可编程逻辑器件；
c）基于SRAMFPGA器件，在每次上电后必要进行一次配备；
d）在Altera公司生产器件中，MAX7000系列属FPGA构造。
47．进程中信号赋值语句，其信号更新是___C____。
a）按顺序完毕；
b）比变量更快完毕；
c）在进程最后完毕；
都不对。
48．VHDL语言是一种构造化设计语言；一种设计实体（电路模块）涉及实体与构造体两某些，构造体描述___________。
B
a）器件外部特性；
b）器件内部功能；
c）器件综合约束；
d）器件外部特性与内部功能。
49．不完整IF语句，其综合成果可实现________。
A
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
50．子系统设计优化，重要考虑提高资源运用率减少功耗（即面积优化），以及提高运营速度（即速度优化）；指出下列哪些办法是面积优化_________。
B
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥核心途径法
A.①③⑤B.②③④
C.②⑤⑥D.①④⑥
51．下列标记符中，__________是不合法标记符。
B
A.State0B.9moonC.Not_Ack_0D.signall
52．关于VHDL中数字，请找出如下数字中最大一种：
__________。
A
a）2#1111_1110#
b）8#276#
c）10#170#
d）16#E#E1
10．下列EDA软件中，哪一种不具备逻辑综合功能：
________。
B
A.Max+PlusII
B.ModelSim
C.QuartusII
Synplify
二、EDA名词解释，写出下列缩写中文（或者英文）含义：
（14分）
22.LPM参数可定制宏模块库
23.RTL寄存器传播级
24.UART串口（通用异步收发器）
25.ISP在系统编程
26.IEEE电子电气工程师协会
27.ASIC专用集成电路
28.LAB逻辑阵列块
53．大规模可编程器件重要有FPGA、CPLD两类，下列对CPLD构造与工作原理描述中，对的是__CD_____。
A.CPLD是基于查找表构造可编程逻辑器件；
B.CPLD即是现场可编程逻辑器件英文简称；
C.初期CPLD是从GAL构造扩展而来；
D.在Xilinx公司生产器件中，XC9500系列属CPLD构造；
54．综合是EDA设计流程核心环节，综合就是把抽象设计层次中一种表达转化成另一种表达过程；在下面对综合描述中，______A___是对的。
a）综合就是将电路高档语言转化成低档，可与FPGA/CPLD基本构造相映射网表文献；
b）综合是纯软件转换过程，与器件硬件构造无关；
c）为实现系统速度、面积、性能规定，需要对综合加以约束，称为强制综合。
d）综合可理解为，将软件描述与给定硬件构造用电路网表文献表达映射过程，并且这种映射关系是唯一；
55．IP核在EDA技术和开发中具备十分重要地位，IP分软IP、固IP、硬IP；下列所描述IP核中，对于硬IP对的描述为_____D_____。
a）提供用VHDL等硬件描述语言描述功能块，但不涉及实现该功能块详细电路；
b）提供设计最总产品----模型库；
c）以网表文献形式提交顾客，完毕了综合功能块；
d）都不是。
56．基于EDA软件FPGA/CPLD设计流程为：
原理图/HDL文本输入→_______→综合→适配→__________→编程下载→硬件测试。
D
①功能仿真②时序仿真③逻辑综合④配备⑤引脚锁定
A．③①B.⑤②C.④⑤D.①②
57．下面对运用原理图输入设计办法进行数字电路系统设计，那一种说法是不对的___C___。
a）原理图输入设计办法直观便捷，但不适合完毕较大规模电路系统设计；
b）原理图输入设计办法普通是一种自底向上设计办法；
c）原理图输入设计办法无法对电路进行功能描述；
d）原理图输入设计办法也可进行层次化设计。
58．在VHDL语言中，下列对进程（PROCESS）语句语句构造及语法规则描述中，不对的是____C___。
a）PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完毕后，等待下一次进程启动。
b）敏感信号参数表中，不一定要列出进程中使用所有输入信号；
c）进程由阐明某些、构造体某些、和敏感信号三某些构成；
d）当迈进程中声明变量不可用于其她进程。
59．嵌套使用IF语句，其综合成果可实现____A____。
a）带优先级且条件相与逻辑电路；
b）条件相或逻辑电路；
c）三态控制电路；
d）双向控制电路。
60．电子系统设计优化，重要考虑提高资源运用率减少功耗----即面积优化，以及提高运营速度----即速度优化；指出下列那种办法不属于速度优化：
____B_______。
A.流水线设计B.串行化
C.核心途径法D.寄存器配平
61．在一种VHDL设计中idata是一种信号，数据类型为integer，数据范畴0to127，下面哪个赋值语句是对的_C_______。
a）idata:
=32;
b）idata<=16#A0#;
c）idata<=16#7#E1;
d）idata:
=B#1010#;
10.下列EDA软件中，哪一不具备逻辑综合功能：
____B____。
C.Max+PlusII
D.ModelSim
D.QuartusII
Synplify
、EDA名词解释，写出下列缩写中文（或者英文）含义：
（14分）
29.SOPC
30.LUT
31.JTAG
32.GAL
33.EAB
34.IP
35.HDL
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