(大学期末习)微电子Word文件下载.docx
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MPW是指什么含义？
multi-projectwafer多项目晶圆投片，指多重晶圆设计服务。
（9）IDM是指什么含义？
Fabless是指什么含义？
Foundry是指什么含义？
答：
IDM：
集成设计和生产，Fabless:
只做集成设计而不生产，Foundry:
只生产而不做集成设计。
（10）集成电路的成本主要包括哪两部分？
设计成本与生产成本
二. 集成电路工艺基础
（1）什么是本征半导体？
本证半导体是一种完全纯净的、结构完整的半导体硅。
（2）如何生成N型半导体和P型半导体？
N型半导体与P型半导体的各自特点是什么？
在半导体材料硅或锗晶体中掺入三价元素杂质可构成P型半导体，掺入五价元素杂质可构成N形半导体。
在N型半导体中自由电子是多数载流子，空穴为少数载流子。
而在P型中则相反。
（3）应用在集成电路中的绝缘体材料主要有哪些？
（二氧化硅、SiO2、SiON和Si3N4）绝缘体材料在集成电路中的作用是什么？
（充当离子注入及热扩散的掩膜、器件表面的钝化层、电隔离）
（4）金属在集成电路中的作用。
答:
形成器件本身的接触线、形成器件间的互连线、形成焊盘。
（5）多晶硅在集成电路中的作用。
在MOS及双极器件中，多晶硅用制作栅极，形成源极和漏极
的欧姆接触、基本连线、薄PN结的扩散源、高值电阻等。
（6）CMOS工艺晶体管制造的主要/重要工艺步骤有哪些？
每一个步骤的具体内容和实现方法是什么？
（以韦老师课件“第三四章_CMOS集成电路的物理结构—制造-物理设计.ppt”为主）
一、外延生长：
用物理或化学的方法按衬底晶向排列生长晶体，生长的晶体的晶向与衬底晶向相同。
二、掩模版的制作：
用石英玻璃做成的均匀平坦的薄片，表面上涂一层600-800nm厚的Cr层，使表面光洁度个更高。
称之为铬板，Crmask.。
3、光刻原理与流程：
1．涂光刻胶：
光刻胶的涂覆是用甩胶机来进行的。
2.预烘干：
除去光刻胶中的溶剂。
3．掩膜对准：
掩膜版与硅片上的对中记号对准。
4．曝光：
使光刻胶获得与掩膜图形相同的感光图形。
5．显影：
光刻胶部分被溶解掉。
6. 后烘干：
使残留在光刻胶中的有机溶液完全挥发掉。
7．刻蚀：
以复制到光刻胶上的图形作为掩膜，对下层的材料进行腐蚀。
湿法腐蚀和干法腐蚀。
8．去胶：
去除光刻胶。
化学方法及干法去胶。
四、氧化：
（1）热氧化层的生长
（2）化学气相淀积（CVD）、五·
淀积与刻蚀：
湿法和干法、 六·
掺杂原理与工艺：
热扩散掺杂，离子注入法
（7）正性胶与负性胶的区别是什么？
【正性胶显影后去除的是经曝光的区域的光刻胶，负性胶显影后去除的是未经曝光的光刻胶】
（8）以P衬底N阱CMOS反相器为例，以文字说明配合画图——说明CMOS工艺流片的主要工业步骤。
Step1：
在晶圆上进行外延生长，再进行杂质掺杂（硼），生成P型衬底。
Step2：
生长氧化层。
Step3：
涂光刻胶。
Step4：
光刻以在光刻胶上刻出n阱的注入边界图像。
Step5：
刻蚀。
—氧化层的刻蚀。
Step6：
Step7：
n-well 区的形成（离子注入/扩散）。
Step8：
氧化层的去除，剩下P衬底和N阱的硅片。
之后各个层次的形成与以上的8个步骤类似。
Step9：
多晶硅层的生成。
{厚度<
20Å
（6-7个原子层的厚度）；
化学气相淀积法（CVD）生成多晶向的碎小晶体—多晶硅；
多晶硅中的离子掺杂以调整电阻率}。
Step10：
生成多晶硅栅极的形状。
Step11：
N+区的氧化层去除，为N+区离子注入作准备。
Step12：
N+区的离子注入完成。
Step13：
腐蚀掉所有的场氧化层。
Step14：
重复类似的步骤形成P+区。
Step15:
Contact接触孔层的形成。
处于各个不同层次但彼此又氧化层隔离的导电层通过接触孔间接。
Step16:
金属化--金属层的形成。
图形看课件第三四章90页始
（9）硅片的制备包括哪几个步骤？
1、拉单晶2、切割3、掺杂4、磨片5、抛光
（10）什么是掩模版？
什么是版图？
答：
掩膜版在集成电路制造中占据非常重要的地位，因为它包含着预制造的集成电路特定层的图形信息，决定了组成集成电路芯片每一层的横向结构与尺寸。
所谓版图就是根据电路、器件参数所需要的几何形状与尺寸，依据生产集成电路的工艺所确定的设计规则，利用计算机辅助设计（CAD）通过人机交互的方式设计出的生产上所要求的掩膜图案。
（11）集成电路的后部封装分为哪几个步骤？
答
（1）背面减薄
（2）切片（3）粘片（4）压焊：
金丝球焊（5）切筋（6）整形（7）塑封（8）沾锡：
保证管脚的电学接触（9）老化（10）成测（11）打印、包装
三.MOSFET的电气特性与电子学分析（第四次课目录）
1）什么是阈值电压？
——引起沟道区产生强表面反型的最小栅电压
（2）什么是耗尽？
什么是反型？
——当栅极加正极电压Vgs时，由于衬底接地，栅极与衬底之间产生了有栅极指向衬底方向的电场E。
衬底中多数载流子空穴受电场E的作用而向下移动，形成耗尽层。
当栅极得正极电压进一步增加达到一定程度Vgs=Vtn时，衬底中少数载流子——自由电子被吸引到衬底表面积累起来，形成反型层。
（3）能够说明PN结单向导电性的产生原因和特点。
原因：
当PN结加上正向电压时，P区的空穴与N区的电子在正向电压所建立的电场下相互吸引产生复合现象，导致阻挡层变薄，正向电流随电压的增长按指数规律增长，宏观上呈现导通状态，而加上反向电压时，情况与前述正好相反，阻挡层变厚，电流几乎完全为零，宏观上呈现截止状态。
这就是PN
结的单向导电特性。
（超导课本39：
在PN结上施加外加电场，PN结两边的电位差将发生变化，从而破话了原来的平衡。
。
）
（4）能够说明MOS晶体管的工作原理。
（模电书p112）
Vgs<
Vtn,晶体管截止 VgsVtn，晶体管开启，设Vgs保持不变。
（1）Vds=0时，S、D之间没有电流Ids=0。
（2）当Vds>
0时，Ids由S流向D，Ids随Vds变化基本呈线性关系。
（3）Vds>
Vgs-Vtn时，由于沟道电阻Rc正比于沟道长度L，而Leff=L-L变化不大，Rc基本不变，沟道上的电压降（Vgs-Vtn）基本保持不变。
所以，Ids=（Vgs-Vtn）/Rc不变，即电流Ids基本保持不变，出现饱和现象。
（4）Vds增大到一定极限时，由于电压过高，晶体管被雪崩击穿，电流急剧增加。
（5）能够准确说明NMOS和PMOS晶体管的各个工作区域。
截止区:
N管 Vgs<
Vtn P管 |Vgs-Vtp|<
=0
导通之线性工作区：
N管 Vds<
Vgs-Vtn P管 |Vgs-Vtp|<
|Vds|导通之饱和工作区：
N管 Vds>
Vgs-Vtn P管 |Vgs-Vtp|>
=|Vds|击穿区：
N管电流突然增大，晶体管不能正常工作。
（6）能够写出NMOS晶体管与PMOS晶体管的电流-电压方程。
（理解工艺因子与导电因子表达式中各个参数的含义） 电流-电压表达式：
P管 N管
线性区：
Ids=βp|Vds|（|Vgs|-|Vtp|-|Vds|/2） Ids=βnVds（Vgs-Vtn-Vds/2）
饱和区：
Ids=（βp/2）（|Vgs|-|Vtp|）²
Ids=（βn/2）（Vgs-Vtn）²
参数:
tox为栅氧厚度 令：
Cox=εoεox/tox单位面积栅电容
εo为真空介电常数 K=Coxμn工艺因子
εox为二氧化硅的介电常数 βn=K（W/L）导电因子
L为栅的长度W为栅的宽度
（7）能够示意地画出NMOS晶体管的输出特性曲线与转移特性曲线。
（8）理解CMOS反相器的工作原理。
两个MOS管的开启电压VGS（th）P<
0，VGS（th）N>
0，通常为了保证正常工作，要求VDD>
|VGS（th）P|+VGS（th）N。
若输入Vi为低电平（如0V），则负载管导通，输入管截止，输出电压接近VDD。
若输入vI为高电平（如VDD），则输入管导通，负载管截止，输出电压接近0V。
（9）能够示意地画出CMOS反相器的电压传输曲线。
了解CMOS反相器的电压传输曲线五个区间中
NMOS和PMOS分别工作在什么状态。
|Vo-Vdd|<
|Vi-VV0dd|-|Vtp|Vdd-Vo<
Vdd-Vi+VtpVi<
Vo+Vtp（PMOS线性）
（1）
（2）
Vi<
Vo+Vtp（PMOS线性）Vo>
Vi-Vtn
a b
b c
c d
d e
e f
Vo+Vtn（NMOS饱和）
Vdd
（3）
（4）
|Vo-Vdd|>
|Vi-Vdd|-|Vtp|
Vth
Vi>
Vo+Vtp（PMOS饱和）Vtn Vtp
Vo+Vtp（PMOS饱和）
Vo+Vtn（NMOS线性）
（5）
Vi
（10）理解CMOS反相器电压传输曲线中的中点电压VM的定义。
并且能够运用中点电压公式计算并设计出中点电压对称的CMOS反相器。
——Vm定义为VTC与Vout=Vin=Vm所确定的单位增益线的交点。
（11）基于CMOS反相器电压传输曲线，理解什么是CMOS反相器的输入低电压/输入高电压、输出高电压/输出低电压。
掌握CMOS反相器噪声容限的定义。
——
①Vi为低电平时：
Tn截止，Tp导通，Voh=Vdd;
Vi为高电平时：
Tn导通，Tp截止，Vol=0。
CMOS反相器是利用p、n管交替通、断来获取输出高、低电压的，CMOS反相器是无比（Ratio-Less）电路。
②噪声容限是指在前一极输出为最坏的情况下，为保证后一极正常工作，所允许的最大噪声幅度，CMOS反相器的阈值电压是Vth，为了有良好的噪声容限，要求Vth=Vdd/2。
（噪声容限:
输入端所能允许的输入电压变化的极限范围）
（12）了解什么是CMOS反相器的直流特性；
什么是CMOS反相器的开关特性。
反相器的开关特性——高速数字系统设计是以具有进行快速计算的能力为基础的。
这就要求当输入改变时，逻辑门的输出时延最小。
仍以最简单的反相器为例，其开关特性就是研究输出变化对应于输入变化之间的延时。
要使的延时最小—即设计快速逻辑电路是VLSI物理设计的关键。
（一）:
NMOS管：
Vtn>
0增强型Vtn<
0耗尽型PMOS管：
Vtp<
0增强型Vtp>
0耗尽型电流方程如下：
设Vtn=-Vtp
（13）画出MOS管等效的RC开关模型图。
写出RC开关模型中的应用于手工计算的简化的线性电阻表达式（寄生电阻）。
运用该简化的线性电阻公式计算出MOS管的等效电阻。
——寄生电阻（简化的线性电阻模型）沟道宽度越宽,电阻越小
nFET电阻：
1/[βn*（VDD-VTn）]；
pFET电阻：
1/[βp*（VDD-|VTp|）]图——————
（14）（没找到）MOS管等效的RC开关模型中，源端电容和漏端电容分别包含哪两部分？
能够计算出源端电容与漏端电容。
——源端电容包括源电容和PN结电容；
漏端电容包括漏电容和PN结电容<
寄生电容只考虑漏端电容>
：
（注意：
重叠距离Lo应当计入PN结电容Vi的>
面Vo积+和Vt周n（长N的MO因S子线中性））源电容与漏电容相等，且等于栅电容的一半。
栅电容：
单位面积栅电容（Cox）*栅长（L）*栅宽（W） （其中A为PN结面积，P为PN结的周长）
PN结电容：
CjA+CjswPsw 源（漏）端电容=栅电容/2+PN结电容
（15）（没找到）CMOS反相器的输出端负载电容包括哪几部分？
能够计算出CMOS反相器的输出端负载电容。
——3部分：
MOS管的漏-衬底pn结电容C（DBN）HE和C（DBP）;
下级电路的输入电容C（in）;
互连线引起的寄生电容C1。
（16）理解CMOS反相器上升时间与下降时间的定义，（下降时间：
V1=0.9VDD到V0=0.1VDD的时间间隔;
上升时间：
输入电压Vin=VDD到Vin=0的时间间隔。
）能够计算出CMOS反相器的上升时间与下降时间。
能够设计出上升时间与下降时间对称的CMOS反相器。
注意：
CMOS反相器中，P管与N管宽长比之比｛（W/L）p/（W/L）n）｝决定了直流特性的中点电压；
而P管宽长比（W/L）p、N管（W/L）n）分别决定了开关特性的上升时间和下降时间。
（最后有计算上升时间和下降时间的例题）————
4.CMOS电路的功耗（第五次课目录）
（1）CMOS电路的功耗分为动态功耗和静态功耗两部分。
而动态功耗由哪些部分组成？
能够写出开关功耗的表达式。
（开关功耗的表达式没找到）静态功耗由哪些部分组成？
Ptotal=Pdynamic+Pstatic
q动态功耗:
Pdynamic=Pswitching+Pshortcircuit（Switchingloadcapacitances；
Short-circuitcurrent）静态功耗:
Pstatic=（Isub+Igate+Ijunct）VDD
–亚阈漏电流功耗；
多晶硅栅极的漏电流功耗；
PN结（反偏）漏电流功耗
（2）减小动态功耗的措施有？
尽量减小下列影响因素:
动态频率转换因子；
电容；
电源电压；
工作频率。
（3）减小静态功耗的措施有哪些？
--提高阈值电压Vt或者采用multipleVt;
改变电路结构，静态通路保持多个晶体管串联；
增大源端与衬底的反偏电压Vbs。
五.MOSFET的逻辑设计（第六次课目录）
1）理解MOS管作为理想开关时的串联与并联特性。
高电平有效的理想开关的串联：
g=（a·
1）·
b=a·
b高电平有效的理想开关的并联：
g=a+b
低电平有效的理想开关的串联：
————
低电平有效的理想开关与高电平有效的理想开关通过合理并联实现多路选择器的功能：
（2）即使考虑理想开关的条件下，NFET能够无损地传输任何逻辑吗？
PFET能够无损地传输任何逻辑吗？
——理解单管作为传输门的传输特性与阈值电压损失。
——高电平有效的理想开关的串联不能形成完整的
“与的逻辑操作”因为当控制端A和B有一个为低电平时，输出并不为“0”，而是不定态。
高电平有效的理想开关的并联不能形成完整的“或的逻辑操作”因为当控制端A和B两个都为低电平时，输出不为
“0”，而是不定态。
低电平有效的理想开关的串联不能实现完整的“或非”操作，当控制端A或B一个为高电平时，输出并不为“0”，而是不定态。
（这个没找到）
（3）能够正确写出CMOS的中、英文全称。
--CMOS：
互补性氧化金属半导体（互补金属氧化物半导体）
CMOS（ComplementaryMetal-OxideSemiconductor
（4）对于CMOS反相器，能够写出/画出：
逻辑表达式、真值表、逻辑符号图、电路图。
（5）对于CMOS缓冲器，能够写出/画出：
（6）对于CMOS两输入或三输入与非门，能够写出/画出：
（7）对于CMOS两输入或三输入或非门，能够写出/画出：
（8）对于CMOS传输门，能够写出/画出：
真值表、电路图。
六.CMOS电路物理设计（版图设计）（第七次课目录）
►
（1）什么是广义的物理设计？
广义的物理设计包括哪些工作？
将逻辑电路转换成硅片细节的
设计过程。
包括：
物理综合；
时序收敛；
版图设计；
物理验证（DRC、LVS、ERC）。
►
（2）复习——版图的概念。
--版图（Layout）是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。
集成电路制造厂家根据这些信息来制造掩膜。
版图的设计有特定的规则。
这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
因此不同的工艺，就有不同的设计规则。
（3）对于CMOS电路，能够画出以下简单逻辑门单元的版图：
反相器、缓冲器、两输入与非门、两输入或非门、CMOS传输门。
（4）什么是版图的设计规则？
---1·
厂家提供的几何设计规则，确保完成设计功能和一定的芯片成品率，这些设计规则直接由流片厂家提供。
几何设计规则是版图设计和工艺之间的接口。
2·
设计者的设计准则，用以提高电路的某些性能，如匹配，抗干扰，速度等。
（5）对于CMOS工艺，在版图中如何生成晶体管？
——在物理版图中，只要一条多晶硅跨过一个有源区就形成了一个MOS晶体管，将其S,G,D,B丝缎用连线引出即可与电路中其他元件连接。
线性区的电压电流公式：
Isd=βnVds【（Vgs-Vtn）-Vds/2】
（6）理解CMOS工艺的以下各个掩模层次、各个区域、及晶体管的版图层次的表达：
a）n阱;
b）有源区;
c）N+;
d）P+;
e）NFET;
f）PFET；
g）金属层；
h）poly层；
i）Contact；
g）Via；
k）场
Polysilicon
nwell
n+Diffusion
p+Diffusion
Contact
Metal
氧；
l）栅氧。
（7）画出数字电路基于基本单元库设计流程图。
——功能定义与说明;
用户设计逻辑图;
逻辑图输入;
逻辑模拟、时序模拟;
布局、布线;
取布线寄生参数;
转换拓扑图为掩膜版版图;
芯片制造。
（8）基本单元库中，对于每一种基本单元，其描述信息包括哪些内容？
（1逻辑功能；
2电路结构与电学参数；
3版图与对外连接端口的位置。
） 对于标准单元库的EDA系统来说，标准单元库应包括哪些库文件？
（1逻辑单元符号库与功能单元库；
2拓扑单元库；
3版图单元库）
（9）对于基于基本单元库的数字电路设计，能够理解基本单元库的版图与芯片整体版图的关系。
———
—
（10）理解闩锁（闸流）效应产生的原因。
能够基于CMOS反相器的物理剖面图，画出闩锁效应的电路图（两个寄生三极管+两个寄生电阻）。
了解从版图设计的角度减小闩锁（闸流）效应的一种方法。
（？
闸流效应的起因在CMOS芯片结构中，存在一条由Vdd到Vss的寄生的P+/N/P/N+的电流通路。
这
PNPN通路包含了三个PN结，形成了交叉耦合的一对PNP和NPN的双极型晶体管。
阱内有一个纵向
NPN管，阱外有一个横向NPN管，两个晶体管的集电极各自驱动另一个管子的基极，构成正反馈回路。
P阱中纵向NPN管的电流放大倍数β约为50-几百，P阱外横向PNP管的β大约为0.5-10。
PNP管发射极
P+与P阱之间的距离越小则β值越大。
Rw和Rs为基极寄生电阻，阱电阻Rw的典型值为1K-20K之间，衬底电阻Rs的典型值在500-700Ω。
如果两个晶体管的电流放大倍数和基极寄生电阻Rw、Rs值太大，则很容易在外部噪声的作用下，触发闸流效应。
防止和控制闸流效应需要从生产工艺
和版图设计两方面着手。
通常所采取的措施，其目标基本都是减小寄生晶体管的电流增益β和降低寄生晶体管的基射极分流电阻Rw、Rs。
①减小β值：
加大p+与p阱间的距离，增加横向PNP管的基极宽度，减小其电流放大倍数βpnp，但这要以牺牲面积为代价。
②采用伪收集极：
在P-阱和P+之间加一个接地的，由P-和P+组成的区域。
它可以收集由横向PNP管发射极注入进来的空穴。
这就阻止了纵向NPN管的基极注入，从而有效地减少PNP管的电流放大倍数
βpnp。
③采用保护环保护环可以有效地降低横向电阻和横向电流密度。
同时，由于加大了P-N-P管的基区宽度使βpnp下降。
（11）掌握金属互连线的方块电阻的概念，能够通过方块电阻来估算互连线的电阻值。
互连线的方块电阻：
Rs=1/（σt）=ρ/t；
线电阻：
Rline=Rs*n，n=l/w
方块电阻与线电阻：
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