s3c2440最小系统板硬件设计说明V01.docx
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s3c2440最小系统板硬件设计说明V01
S3C2440最小系统板硬件设计说明V0.1
一、硬件资源说明
为开发和学习使用，现需设计一款S3C2440最小系统板，板上主要包含资源有CPU/SDRAM/NANDFLASH以及电源IC。
其他资源都将其引至接口板。
其框图如下图1所示：
图12440最小系统板构成示意图
1.CPU：
Samsung的S3C2440A-40处理器，ARM920T内核，工作频率可达400mHz；
2.SDRAM：
4Bank16bitPC100/133兼容SDRAM，54-BallFBGA（0.8mm）封装，可选容量；以下为SAMSUNG和HYNIX公司的内存型号。
SANSUNG型号
MaxFreq.
HYNIX型号
MaxFreq
SDRAM类型
电压
单片容量
K4M281633H
-R（B）N/G/L/F75
133MHz（CL3）
111MHz（CL2）
HY5V26F（L）F（P）-H（I）
133MHz
2Mx16x4Bank
3.3V
16MB
K4M561633G
-R（B）N/G/L/F75
133MHz（CL3）
111MHz（CL2）
HY5V56F（L）FP-HI
133MHz
4Mx16x4Bank
3.3V
32MB
K4M511633C
-R（B）N/G/L/F75
133MHz（CL3）
111MHz（CL2）
8Mx16x4Bank
3.3V
64MB
3.NANDFLASH:
1片8位NandFlash,TSOP-48封装，可选容量；
SANSUNG型号
HYNIX型号
ST型号
电压
容量
K9F5608U0X
HY27SS08561A
3.3V
32MB
K9F1208U0X
HY27US0812
3.3V
64MB
K9F1G08U0X
HY27UF081G2A
NAND01GW3B2B
3.3V
128MB
K9F2G08U0X
NAND02GW3B2C
3.3V
256MB
考虑若作为税控应用，对低功耗要求不高。
因为较难选到3.3V的FBGA封装NANDFLASH，不好做1.8V与3.3V的兼容。
所以打算采用TSOP封装。
所以MEMORY都使用3.3V器件。
4.显示：
1个红色LED用于指示核心电源（1.3V）的开与关。
5.时钟晶振：
16.9344MHz系统外部时钟源；32.768KHz的RTC时钟源；预留1M左右反馈电阻用于抑制晶体过驱动以及调整频率稳定度。
6.从NandFlash启动，且使用2脚无源晶体振荡器，所以CPU配置引脚OM[3：
0]下拉。
7.电源管理：
由接口板输入的电源允许范围为3.6至5V。
使用具有两个降压转换器和4个低输入电压LDO的6通道电源管理芯片TPS65054来提供核心板2440所需要的多路电压管理。
TPS65054也提供100mS延迟的系统复位信号。
复位线上可以保留很靠近接地的空焊盘，可用导体短接复位以方便调试。
8.下载：
JTAG下载接口，引出到接口板。
主板保留7针空焊盘测试点，可用于针床下载。
板间接口：
2个100PIN插座；信号排列见原理图。
二、扩展功能描述（在接口板实现）
1.双LCD/触摸屏接口：
a、提供TFT型LCD接口所需的全部信号线。
支持最大16M色的TFT显示，24bit每个象素。
最大显存4M字节。
支持三星的3.5寸256K色反射/半反射带触摸屏的TFT屏（LTS350Q1-PD1/2、LTS350Q1-PE1/2）。
b、提供STN型LCD接口所需的全部信号线。
支持3种类型的LCD屏:
4bit双扫描，4bit单扫描，8bit单扫描显示；支持单色，4阶，16阶灰阶；支持256色以及4096色STNLCD屏。
c、触摸屏接口，可选择控制触摸屏的（XP、YP、XM、YM）信号转换为X、Y位置信号。
2.3路UART接口：
其中UART0可以具有8路信号（RI、DTS、CTS、DSR、CTR、TXD、RXD、DCD），UART1和UART2具有2路信号（TXD、RXD）。
3.2路USB接口：
可以1路USBHOST，另一路作为USBDevice；也可2路同时作为USBHOST使用。
使用跳线开关来切换这两种模式。
4.以太网接口：
接口板使用10M/100M自适应的DM9000A，连接于CPU数据总线。
5.音频接口：
AC97音频，接口板使用音频AD转换芯片。
6.SD卡座：
支持SD卡、MMC卡。
7.摄像头电路：
提供摄像头接口。
8.IIC接口：
可与接口板上的RTC、EEPROM等IIC器件通信。
9.SPI接口：
可用于接口板上的SPI通信。
10.总线：
引出部分数据、地址总线，总线控制信号。
11.扩展IO：
引出部分复用IO。
可配合其他功能的专用信号完整实现其功能；也可以模拟低速总线使用，用于实现控制带驱动的STN屏、点阵键盘、并口等。
12.掉电检测：
检测外部电源电压是否可靠。
13.ADC接口；８通道10位A/D转换器。
输入电压范围：
0~3.3V，最大转换速率：
500KSPS。
14.PWM：
4路PWM可用于接口板上的LCD亮度、对比度调节，蜂鸣器控制等。
15.DMA：
2路DMA控制信号。
三、电源规划
1.核心板电源划分
S3C2440拥有多路电源输入：
ARM内核电源（vddiam），内部模块电源（vddi），wake-up逻辑单元电源（vddalive），主PLL的电源（vddi_mpll），USB时钟PLL的电源（vddi_upll），memory接口电源（vddmop）,ADC接口电源（vddadc）,ADC参考电压（vref）IO接口电源（vddop），内置RTC的电源（vddRTC）。
依据电源电压不同以及应用的需要，将电源分为以下几路：
●任何情况下都不掉电的RTC电源vddRTC。
内置RTC电源（vddRTC）输入可以为1.8~3.6V,由电池提供。
功耗约3uA。
●IO接口电源（vddop）ADC接口电源（vddadc）,3.3V电源。
●ADC参考电压：
需要纹波较小的电压信号，考虑使用LDO输出的3.3V。
●memory接口电源（vddmop）可以为1.8V\2.5V\3.3V。
因为使用3.3V存储器件，vddmop为3.3V。
当考虑低功耗应用时，可以改用1.8V配合1.8V存储器件；
●在睡眠模式下必须保持vddalive。
区别于其他可被关闭的电源，所以vddalive要单独一路供电1.3V。
小于380uA。
●vddi_mpll、vddi_upll电源为1.3V。
在进入睡眠模式的时候vddi_mpll、vddi_upll可被关闭。
●vddiam、vddi在核心工作频率FCLK400MHz时为1.3V。
在进入睡眠模式的时候vddiam、vddi可被关闭。
在开启DVS的时候，vddiam、vddi可以降低至1.0V以减少功耗。
使用IO脚来控制vddiam、vddi的电源在1V和1.3V之间切换。
开启DVS时vddalive/vddi_mpll/vddi_upll电源依旧为1.3V。
2.在各模式下的核心板电源需求：
NORMAL模式
在这种模式下，电源消耗是最大的。
电源需求以此模式来设计。
可以通过软件编程CLKCON寄存器来关闭时钟和外部设备相连，来降低电源消耗。
使用3.3V存储时候，各路电源最高功率小于1.25瓦。
2440NORMAL模式功耗<368mW
外围存储器件功耗（3.3VSDRAM110mAx2=220mA;NandFlash30mA但不同时工作）220mA
3.3VIO口（和接口板外设相关）、ADC、LED、上拉电阻等<50mA
SLOW模式
这个模式使用的同一个外部时钟来直接驱动2440的主频FCLK，不通过PLL,在这个模式下，电源的消耗和外部时钟频率有关，同PLL有关的电源消耗可以忽略。
IDLE模式
这个模式下主时钟FCLK被关闭，而其他外围设备的时钟还继续工作。
因此空闲模式的结果只是能够降低CPU核的电源消耗。
此模式下任何中断请求都能够将CPU唤醒。
IDLE模式下也可以减小功耗同时不停止内核的工作（譬如播放MPEG3，MPEG4等较轻的任务时），这就需要使用DVS。
在进入IDLE模式之前，先置位DVS寄存器，则ARM核将不使用FCLK，而是工作于系统时钟HCLK。
此时，ARM核工作电压可以进一步降低到1.05V。
再进入IDLE模式关闭FCLK，CPU工作消耗将会很小。
在开启DVS之后，VDDiarm/VDDi可从1.3V改变为1.05V，而VDDupll/VDDmpll/VDDalive等电压依旧为1.3V。
所以要应用DVS，VDDiarm/VDDi必须和VDDupll/VDDmpll隔离开来。
SLEEP模式
这个模式关闭了内部电源。
因此CPU＆内部的逻辑单元都没有电源消耗，除了工作在这个模式下的一个wake-up逻辑单元。
各路电源计算：
1.3VVDDalive+3.3VIO口静态电流380uA,
3.3V上拉电阻<2mA
3.3VSDRAMselfrefresh耗电800uAx2=1.6mA
电源芯片静态电流等损耗<1mA
3.电源电路规划及器件选型
利用接口板提供的5V/1A的电源，使用TI的多路输出电源管理芯片TPS65054。
约$2.0
DC-DC1（600mA）输出3.3V（或者1.8V）的存储器工作电压vddmop。
预留将此路电源输出到接口板，用于接口板3.3V器件或者电平转换器件电源。
DC-DC2（600mA）输出1.3V核心vddiam、vddi工作电压。
可被2440的POWEREN信号关闭输出。
可由2440的IO脚GPG0控制输出为1.05V或1.3V，使用下拉电阻配置复位后默认输出1.3V。
LDO1（400mA）输出3.3V的IO外设接口电源和ADC电源。
预留将此路电源输出到接口板；
LDO3（200mA）输出1.3V的vddalive。
LDO4（200mA）输出1.3V的vddi_mpll、vddi_upll工作电压。
可被2440的POWEREN信号关闭输出。
功率电感选型：
因DC-DC工作频率高达2.25MHz，所以可以选择小封装的电感和电容。
规划使用4.7uH电感，根据频率、输入输出要求以及电感量算电感纹波电流：
ΔIL≈Vout/（foL）（1-Vout/Vin）最大可达一百多mA，所以电感饱和电流和RMS电流要在700mA以上。
电感选型Sumida的CDRH2D18/HP-4R7N。
价格约1.7元。
电源电容选型：
输出电压波动ΔVout≈ΔIL（ESR+1/（8foCout））所以依据芯片对电源波动范围的要求，选用低ESR的10uF/16V钽电容。
由于2440存在多种节能模式，所以要考虑电源进入轻载时候的状况。
TPS65054在轻负载时候自动起用PFM改变开关频率以提高轻载效率，电源纹波影响也不高。
四、核心板模块设计
1.处理器
●处理器时钟
CPU内部有多组时钟。
CPU使用的主频FCLK；AHB总线设备使用的HCLK（用于memory控制器、中断控制器、LCD控制器和DMA）；以及APB总线设备使用的PCLK（用于WDT,IIS,I2C,PWMtimer,MMCinterface,ADC,UART,GPIO,RTCandSPI等）。
核心频率FCLK最大可达400MHz。
为了获得准确的UART波特率，选用16.9344MHz晶体。
2440内部有2个PLL（锁相环）：
一个对应FCLK,HCLK,PCLK,另外一个对应的是USB使用（48MHz）。
FCLK与HCLK、PCLK之间的分频设置：
注意当使用1.8V低电压SDRAM时候，SDRAM的工作频率最多只能到93MHz。
●CPU有4种工作模式：
NORMAL，SLOW，IDLE和SLEEP。
NORMAL模式支持CPU时钟以及2440相应的外围设备时钟；
SLOW模式使用的时一个外部时钟来直接驱动2440的主频FCLK，不通过PLL；
IDLE模式下CPU的时钟FCLK北关闭，而其他外围设备的时钟还继续工作。
任何中断请求都能够将CPU唤醒。
Sleep模式下关闭了CPU＆内部的逻辑单元的电源，仅一个wake-up逻辑单元依旧工作，通过EINT[15:
0]＆RTC中断可以从Sleep模式唤醒。
●CPU的配置：
通过芯片的OM[3：
0]引脚，设置引导模式、存储器bank0的数据宽度、时钟模式等。
OM[3:
2]时钟模式配置。
设置为00，表示MPLL和UPLL都使用无源晶体振荡器而不是EXTCLK时钟信号。
OM[1:
0]配置值如下所示：
00使能Nandflash控制器自动导入模式
01从nCGS0启动，BANK0总线宽度为16bit
10从nCGS0启动，BANK0总线宽度为32bit
11测试模式（仅出厂时候使用）
2.地址空间分配
S3C2440存储空间分成8组，最大容量是1GB，bank0---bank5为固定128MB，bank6和bank7的容量可编程改变（通过BK76MAP寄存器）。
必须注意Bank7的大小必须与Bank6相同，bank7的开始地址与bank6的结束地址相连接。
核心板的空间分配如上图所示。
Bank6分配SDRAM，其他空间可由接口板任意分配使用。
bank0可以作为引导ROM，其数据线宽只能是16位和32位，复位时由OM0、OM1引脚确定；其它存储器的数据线宽可以是8位、16位和32位。
如果不使用NorFlash，OM0、OM1为0。
内部4KB的SRAM缓冲器Steppingstone，在Nandflash引导以后可以作为其他用途使用。
3.SDRAM
使用一片16bit数据宽度的SDRAM。
映射到S3C2440的BANK6，地址范围0x30000000~0x31ffffff（32MB容量）.BA0/BA1分别接ADDR23/ADDR24.
为方便容量扩展，核心板在电路上提供了从32M到128M的SDRAM预留电路。
使用电阻跳线切换Bank地址线进行选配。
由于16MB的DRAM将要淘汰，所以只申请32M和64M的DRAM。
SDRAM封装上需要考虑兼容1.8V及3.3V的samsung以及hynix的32M到128M的SDRAM。
S3C2440A使用DRAM容量-地址对应表
三星SDRAM型号
SDRAM类型
数量
Bank地址
总容量
K4M281633H
2Mx16x4Bank
2片
A24A23
32M
K4M561633G
4Mx16x4Bank
2片
A25A24
64M
K4M511633C
8Mx16x4Bank
2片
A26A25
128M
4.NandFlash
使用3.3V的TSOP封装NANDFLASH。
印制板预留1.8V的NandFLASH的63-BallFBGA（0.8mm）封装。
S3C2440提供了从Nandflash启动系统的机制，因此2440系统可以采用1片Nandflash同时作为启动ROM和系统程序保存ROM。
要使系统从Nandflash启动，需要调整OM[1：
0]引脚信号。
核心板上用下拉电阻使OM[1：
0]=00，控制启动引导源为从NandFlash启动。
注意，因为使用NANDFLASH启动，在上电启动或者从睡眠模式唤醒的时候，需要通过一些引脚的电平高低来设置NandFlash控制寄存器以判断NandFlash的类型。
●AdvFlash寄存器，寄存器的值由NCON引脚电平决定。
功能描述：
0支持256或者512字节每页的NandFlash；
1支持1024或者2048字节每页的NandFlash。
●PageSize寄存器，寄存器的值由GPG13引脚电平决定。
功能描述：
当AdvFlash寄存器值为0时，
0:
256Word/page,
1:
512Bytes/page；
当AdvFlash寄存器值为1时，
0:
1024Word/page,
1:
2048Bytes/page；
●AddrCycle寄存器，寄存器的值由GPG14引脚电平决定。
功能描述：
当AdvFlash寄存器值为0时，
0:
3步寻址，
1:
4步寻址；
当AdvFlash寄存器值为1时，
0:
4步寻址，
1:
5步寻址；
●BusWidth寄存器，寄存器的值由GPG15引脚电平决定。
功能描述：
08位数据总线宽度；
116位数据总线宽度。
以上GPG13~15引脚仅在复位期间起到设置寄存器的作用，在复位之后这三个引脚作为I/O或者外部中断脚使用。
核心板使用各型号NANDFLASH时候，类型选择引脚的配置如下：
型号
总容量/页大小
NCON引脚
GPG13引脚
GPG14引脚
GPG15引脚
K9F5608U0X
32MB/512B
电阻下拉
电阻上拉
电阻下拉
电阻下拉
K9F1208U0X
64MB/512B
电阻下拉
电阻上拉
电阻上拉
电阻下拉
K9F1G08U0X
128MB/2KB
电阻上拉
电阻上拉
电阻下拉
电阻下拉
K9F2G08U0X
256MB/2KB
电阻上拉
电阻上拉
电阻上拉
电阻下拉
5.LED显示
使用贴片LED来指示核心板核心处于工作或者关闭状态。
由于LED开启至少要2V电压，LED由3.3V电源驱动，由核心1.3V电压通过NPN三极管来控制；
6.复位电路
CPU的复位：
采用电源管理芯片TPS65054的复位输出，100mS低电平有效，复位信号接S3C2440的nRESET。
此信号为Opendrain输出，上拉至3.3V电源。
外设复位：
接口板可选择使用nRSTOUT信号或者nRESET信号控制接口板的其他外设及以太网接口的复位。
S3C2440的nRSTOUT=nRESET&nWDTRST&SW_RESET。
nRESET为2440的外部复位信号，nWDTRST为看门狗复位信号，nRSTOUT也可通过寄存器nRSTCON来控制输出1或0。
也可以使用以下专用复位IC进行设计复位。
7.JTAG下载接口及下载工装
S3C2440的JTAG接口包括TMS、TCK、TDI、TDO、nTRST5个信号，可用于启动引导代码的下载。
可使用Samsung提供的SJF2440工具支持下载启动引导代码到NandFlash,NorFlash以及StrataFlash。
也包含JTAG下载线的原理图。
JTAG下载线电路仅使用一片74HC541三态8位缓冲反向器，可以自制下载线缆。
JTAG编程板一端与PC的并口相连，另一端连接至核心板，由于S3C2440的工作电压在3.3V，而PC机并口输出的电平逻辑为5V，因此需做电平转换，一般使用一枚缓冲/驱动器（如：
74××244/74××541）作隔离，限制进入核心板的电平。
因PC并口没有电压输出，所以编程板上的IC要由目标板供电，即：
JTAG接口中的VCC脚是必须恰当连接的。
SJF2440工具包内含SJF2440下载工具源代码。
SJF2440工具默认支持的NandFlash类型为K9S1208的SM卡，需将其源码中的存储器ID判断"id=0xec76"改为我们所使用的NandFlashID。
K9S1208为每页528字节的nandflash,如果我们改用每页2K字节的大容量NANDFLASH就需要进一步修改SJF2440源码。
8.PCB规划以及关于电磁兼容性
2440可通过DSCn寄存器，调节memoryI/O的驱动能力。
所有地址线，数据线，片选，WE，OE以及其他SDRAM和NAND接口引脚都可以通过内部寄存器控制驱动强度。
线路阻抗匹配，高频及强驱动信号线增加阻尼。
考虑数据总线因为双向，在靠近与接口板的插座接口使用串联电阻100欧。
DRAM时钟、LCD时钟信号使用串联匹配电阻。
其余信号可依据仿真以及调试的结果来选择驱动能力大小。
PCB规划：
使用6层板。
因信号工作频率大，地线阻抗变得很大，为尽量降低地线阻抗，采用就近多点接地。
第一层为主要元件面，较少的信号布线，大面积的铺地。
第二层为地层。
第三层为主要走线层，主要为水平方向走线。
第四层为次要走线层，主要为垂直方向走线。
第五层为电源。
第六层为次要元件面，较少的信号走线，大面积的铺地。
这样规划分层坏处是使Ground层和Power层因互相远离而失去较好的层间去耦，但是可以通过多摆放去耦电容来改善。
这样分层的好处是每一个信号层都有一个相邻的地层或电源层，可有效抑制EMI。
第三、四层为主要走线层，为防止它们层间串扰，尽量走线方向垂直,并且要求PCB厂家使用的PCB中间板基为1.2mm.
通过以上公式，约束线宽为5mil，FR-4PCB介质介电常数4.3,得到的走线阻抗为：
微带线约88欧姆，带状线约59欧姆。
使用线距离5mil,过孔内外径8/16mil.
五、核心板外扩功能的规划（含引脚规划）
统计除电源和地以外，核心板的外接信号线总共有149个。
注意复位时,除GPA口以外的其余GPIO配置为输入口，且上拉电阻被使能。
GPA口配置为输出，表现为总线功能。
GPA21的电源为VDDOP（3.3V），其他的GPA口电源为VDDMOP（3.3V/1.8V）。
注释颜色说明：
用红色字体注明当启用某功能接口时，除了专用功能脚以外，额外所需的CPU引脚资源；用绿色字体注明，因为使用了其他复用功能引脚，造成其他功能不可同时使用。
用兰色字体注明当不使用某功能时，可以将功能引脚复用做IO等；这样有助于判断IO口等资源是否足够接口板功能要求。
1.LCD接口：
LCD数据信号24个（VD[23:
0]）,TFT/STN控制信号9个；共33个信号线。
使用STN/TFT/三星TFT不同屏幕时的信号分类如下表。
2440可以直接连接三星3.5寸TFT屏（LTS350Q1-PD1/2、-PE1/2）而不需要额外的控制逻辑。
但是需要为三星TFT提供多路电压：
三星TFT内部数字电路电压、模拟电路电压、栅极开启电压和栅极关断电压以及公共电极电压。
建议使用TFT电源芯片MAX1779，带有3路DC-DC，可以产生模拟电压AVDD、栅极开启电压VON及栅极关断电压VOFF。
公共极电压电路可参照LTS350Q1手册，还需要一个AD8541运放。
LTS350Q1-PE1液晶的背光为6xLED，需要升压LED驱动器如MP1521。
如果不用三星TFT，3.5寸带触摸屏可以选用SHARP的LQ035Q1DH01（数字电压和模拟电压都为3.3V，7个LED的背光驱动，背光电压需要升压器件或LED驱动器提供22V电压）或者POWERTIP的PH320240T-004-IY7Q（数字电压3.3V，模拟电压都5.0V，6个LED的背光驱动，背光电压需要升压器件或LED驱动器提供20V电压）。
需要一个SPI接口用于控制内部寄存器，可以使用S3C2440的SPI0接口。
不论用哪种TFT屏幕，背光亮
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