spi及其接口设计.docx
《spi及其接口设计.docx》由会员分享，可在线阅读，更多相关《spi及其接口设计.docx（27页珍藏版）》请在冰点文库上搜索。
spi及其接口设计
SPI接口的设计
第二章介绍了模数转换器的可编程控制架构，其中可编程控制功能的实现需要分成两部分：
一部分为SPI接口电路，以及其根据内部寄存器存储的数据产生的控制信号；另一部分是具体的电路受控模块。
本章将介绍接口与数字逻辑电路的设计，包括应用于本模数转换器的SPI接口与数字逻辑电路的设计、综合以及仿真验证。
3.1数据通信接口
3.1.1串行通信
基本的通信方式有两种：
并行通信和串行通信。
并行通信是指数据以成组的方式，在多条并行信道上同时进行传输。
串行通信指要传送的数据或信息按一定的格式编码，然后在单根线上，按位的先后顺序进行传送。
接收数据时，每次从单根线上按位接收信息，再把它们拼成一个字符，送给CPU（CentralProcessingUnit）做进一步的处理。
收发双方必须保持字符同步，以使接收方能从接收的数据比特流中正确区分出与发送方相同的一个一个字符。
串行通信只需要一条传输信道，易于实现，是目前主要采用的一种通信方式，它具有通信线少以及传送距离远等优点。
串行通信时，按数据的传送的方向可以分为单工、半双工和全双工等三种方式。
（1）单工（Simplex）：
数据线仅能向一个方向传输数据，两个设备进行通信时，一边只能发送数据，另一边只能接收数据。
（2）半双工（HalfDuplex）：
数据可在两个设备间向任一个方向传输，但因为只有一根传输线，故同一时间内只能向一个方向传输数据，不能同时收发。
（3）全双工（FullDuplex）：
对数据的两个传输方向采用不同的通路，可以同时发送和接收数据，
串行通信有两种基本工作方式：
异步方式和同步方式。
采用异步方式（Asynchronous）时，数据发送的格式如图3-1所示。
不发送数据时，数据信号线呈现高电平，处于空闲状态。
当有数据要发送时，数据信号线变成低电平，并持续一位的时间，用于表示字符的开始，称为起始位。
起始位之后，在信号线上依次出现待发送的每一位字符数据，最低有效位
最先出现。
采用不同的编码方案，待发送的每个字符的位数就不同。
当字符用ASCII码表示时，数据位占7位（
）。
在数据位的后面有一个奇偶校验位，其后有停止位，用于指示字符的结束。
停止位可以是一位也可以是一位半或两位。
可见，用异步方式发送一个7位的ASCII码字符时，实际需发送10位、10.5位或11位信息。
如果用10位来发送的话，就意味着发送过程中将会浪费30%的传输时间。
为了提高串行数据传输的速率，可以采用同步传送方式。
图3-1异步串行数据发送格式
同步方式（Synchronous）中串行同步字符的格式如图3-2所示。
没有数据发送时，传输线处于空闲状态。
为了表示数据传输的开始，发送方先发送一个或两个特殊字符，称该字符为同步字符。
当发送方和接收方达到同步后，就可以连续地发送数据，不需要起始位和停止位了，可以显著的提高数据的传输速率。
采用同步方式传送的发送过程中，收发双方须由同一个时钟来协调，用来确定串行传输每一位的位置。
在接收数据时，接收方可利用同步字符将内部时钟与发送方保持同步，然后将同步字符后面的数据逐位移入，并转换成并行格式，直至收到结束符为止。
图3-2同步串行数据发送格式
3.1.2SPI接口简介
SPI（SerialPeripheralInterface）是由Motorola公司提出的一种工业标准，后来交给Opencores组织进行维护。
SPI模块是在MCU与MCU之间，或MCU与外围设备之间实现近距离、全双工、同步串行传送的接口。
与其它串行接口相比，具有电路结构简单、速度快、通信可靠等优点。
通过SPI接口，MCU可以很方便的与外围芯片直接相连，用以传送控制/状态信息和输入/输出数据。
一个典型的SPI模块的核心部件是一个8位的移位寄存器和一个8位的数据寄存器SPIDR。
通过SPI进行数据传送的设备有主SPI和从SPI之分，即SPI传送在一个主SPI和一个从SPI之间进行。
图3-3给出了两个SPI模块相互连接、进行SPI传送的示意图，图左边是一个主SPI，图右边为一个从SPI。
图3-3典型SPI模块
典型的SPI接口有四个引脚：
MISO（主入从出）、MOSI（主出从入）、SCLK（串行时钟）和SS（从选择）。
具体功能如表3-1。
表3-1典型SPI接口引脚
引脚名
描述
MISO（masterinslaveout）
主机输入/从机输出线，串行数据传输
MOSI（masteroutslavein）
主机输出/从机输入线，串行数据传输
SCLK（serialclock）
串行时钟线。
由SPI主模块产生，在主从交换数据时使用，确保数据交换的同步性。
SS（slaveselect）
从机选择线。
由主机发送至从机，当输入时表示该从机被选中，与主机进行通信，否则未选中，从机不与主机进行通信。
传送时双方的MISO（主入从出）、MOSI（主出从入）、SCLK（串行时钟）同名引脚相连。
SS引脚的定义有几种选择，因而有不同的连法。
可以看到，主SPI和从SPI的移位寄存器通过MISO和MOSI引脚连接为一个16位的移位寄存器。
主SPI的波特率发生器产生移位时钟SCLK。
主SPI启动传送过程，MCU向其SPIDR进行一次写入。
写入SPIDR的数据被装载到SPI的移位寄存器。
根据SCLK的8个周期，双方同步移位8次，移位寄存器中的内容交换，然后双方移位寄存器中的数据加载到各自的SPIDR，双方传送完成标志置1，完成一次传送。
仅从传送路径上看，无所谓发送方和接收方。
在一次传送开始之前发送方应将发送数据写入自己的SPIDR，该数据自动装载入移位寄存器。
在一次传送完成后，接收方从SPIDR中读取接收数据[26]。
目前已有的SPI接口IP软核，XILINX公司的CoolRunner系列SPI主机IP核[27]（CoolRunnerSerialPeripheralInterfaceMasterIPCore），是通过有限状态机来控制SPI主机与从机以及微控制器之间的通信。
Motorola公司的SPI核[28]是一个主从共用的IP软核，具有很高的可重用性和通用性。
3.2SPI接口的设计与综合
3.2.1设计方法、目标及流程
本文SPI接口采用自顶向下设计方法。
自顶向下设计[29][30]是一种逐级分解、变换，将系统要求转变为电路或者版图的过程。
从系统级（SystemLevelDesign）开始考虑系统的行为、功能、性能以及允许的芯片面积和成本要求，进行系统划分和功能设计。
用行为语言描述每个方框的外特性，并将全部方框连在一起进行系统仿真（SystemSimulation）来验证系统设计的正确性。
RTL级设计按照系统要求编写程序，一般使用VerilogHDL或VHDL语言进行编程，使之符合系统设计规定的外特性。
RTL级设计的结果须经行为仿真（Behaviorsimulation），保证源代码（SourceCode）的逻辑功能正确。
把源代码转换为网表的过程叫做综合。
网表是使用Verilog语言对门级电路的结构性描述，它是最底层文件。
网表是原理图的语言描述，对应着门级电路原理图。
网表中所有的器件都包含有必须的工业参数，如温度特性、电压特性、固有门延时、输入阻抗、上升时间、下降时间、驱动能力、面积等[31][32]。
由于这些工业参数的存在，使得门级仿真（GateLevelSimulation）十分接近于真实芯片的物理测试。
经过门级仿真后再经过自动布局布线（AutoPlaceandRoute），从而生成版图（Layout），经过物理验证和后仿真，就可以制版流片，并交付封装测试。
整个流程如图3-4所示。
图3-4自顶向下的设计流程
由上节可知，SPI接口有主从之分，本文设计重点为从SPI（SlaveSPI）。
这主要是由于本文的应用环境决定的。
本文设计的ADC接口电路及数字逻辑电路的主要目标是实现外部主SPI对从SPI的初始化。
要求从主SPI接收数据，配置内部的寄存器，实现相应的控制目标，产生相应的控制信号。
不需要产生数据来配置其他的芯片，所以本文设计的SPI接口中就没有考虑波特率发生器，它只能从外部接收移位时钟。
首先，对所要设计的从SPI做整体规划，建立架构，并对系统进行层次划分。
根据实际需要，将主SPI与从SPI之间的连接架构简单的归结为图3-5所示。
图3-5主从SPI之间连接架构
主SPI与从SPI之间通过CSB、SCLK、SDIO三个引脚进行相连，它们分别是片选引脚、串行时钟引脚、串行数据输入\输出引脚。
此架构比典型的SPI接口引脚少了一个串行数据输出引脚，为了使芯片引脚数量最少，所以将这一引脚省略。
3.2.2SPI接口外特性
3.2.2.1SPI接口的端口引脚
SPI接口的端口引脚包括：
CSB、SCLK、SDIO。
（1）CSB片选引脚
CSB是一种低电平有效控制，用来选通读写周期。
CSB可以在多种模式下工作，如果控制器具有芯片选择输出或其他多器件选择方法，则该引脚可以与CSB线相连。
当该线为低电平时，器件被选择，SCLK和SDIO线路上的信息便会得到处理。
当该引脚为高电平时，器件会忽略SCLK和SDIO线路上的所有信息。
这样，多个器件便可以与SPI端口相连。
在只连接一个器件的情况下，可以将CSB线路与低电平相连，使器件始终处于使能状态，但是此时如果端口发生错误，将无法使器件复位，因为复位信号要在CSB的上升沿才起作用。
（2）SCLK串行时钟
SCLK引脚为串行移位时钟输入引脚，用来使串行接口的操作同步。
输入数据在该时钟上升沿有效，输出数据在下降沿有效。
因为本文中SPI接口仅仅用来为配置寄存器传送数据，所以对数据传输的速率要求不高。
为降低该引脚对时钟线路上噪声的敏感度，它采用施密特触发器实现。
（3）SDIO串行数据输入/输出
SDIO引脚用作输入或输出，取决于所发送的指令（读或写）以及时序帧中的相对位置（指令周期或者数据周期）。
在写或读操作的第一阶段，该引脚用作输入，将信息传递到内部状态机。
如果该命令被确定为写命令，则在指令周期内，SDIO引脚始终用作串行输入，将数据传送给内部移位寄存器。
如果该命令被确定为读命令，状态机将把SDIO引脚变为输出，然后该引脚将数据回传给控制器。
在本文设计的SPI接口中，该引脚目前只实现向寄存器中写入数据的功能。
3.2.2.2SPI接口的数据基本传送规则
（1）格式
SDIO数据传输的第一阶段是指令阶段，指令由16位组成，之后是数据，数据由一个或多个8位构成，长度由前面的指令字长位确定。
CSB的下降沿与SCLK的上升沿一起决定帧何时开始。
如果器件的CSB与低电平相连，则帧开始于SCLK的第一个上升沿，如图3-6。
图3-6数据格式
（2）指令周期
指令周期为串行传输数据的前16位，指令周期分为若干位段，如图3-7所示：
图3-7指令周期
（3）读/写指令位
数据流中的第一位是读/写指令位（
）。
当该位为高电平时，表示指令为读取指令，指令周期（前16位）完成时，内部状态机使用所提供的信息解码要读取的内部地址。
SDIO的方向由输入变为输出，由字长定义的适当数量的字从从器件移位出来。
当数据流中的第一位为低电平时，则进入写入阶段。
指令周期完成时，内部状态机使用所提供的信息解码要写入的内部地址。
指令完成之后的所有数据被送往目标地址。
一旦传输完字长所要求的所有数据，状态机便返回空闲模式，等待下一个指令周期。
（4）字长
W1和W0表示要读取或者写入的数据字节数。
具体设置和操作如下表：
表3-2W1、W0的设置和操作
W1:
W0设置
操作
CSB停止
00
可以传输1个字节数据
可选
01
可以传输2个字节数据
可选
10
可以传输3个字节数据
可选
11
可以传输4个字节数据
不允许
如果要传输的字节数为3个或者更少，则CSB可以在字节边界上变为高电平，如果在非字节边界上变为高电平将终止通信周期。
如果W1:
W0为11，则数据可以传输到CSB变为高电平时为止。
在数据流处理过程中，不允许CSB停止，一旦流处理开始（定义为第三个数据字节完成以后），则在操作完成之前，不允许CSB回到高电平。
如果CSB确实变为高电平，流处理即终止，下次CSB变为低电平时，将开始新的指令周期。
如果CSB在非8位边界变为高电平，通信周期即终止，任何未完成的字节均会丢失。
不过已完成的数据字节会得到正确处理。
在本文设计的SPI接口中，由于均是8位的寄存器，W1:
W0固定为00。
即传送一个字节的数据。
（5）地址位
其余13位表示所发送数据的起始位置。
如果要发送的数据不止一个字，则会使用顺序寻址，从指定地址开始，根据模式设置而递增或者递减。
（6）数据周期
指令周期之后是数据周期。
发送的数据量由字长（W0和W1）决定，可以是一个或者多个字节的数据。
所有数据均由8位字组成。
（7）位序
发送数据有两种模式：
MSB优先或LSB优先。
上电时，默认模式为MSB优先。
可以通过对配置寄存器编程来改变为LSB优先。
在MSB优先模式下，串行交换从最高位开始，结束于LSB。
在LSB优先模式下，顺序相反。
指令长度为16位，有两个字节组成。
3.2.3SPI接口的RTL级设计
3.2.3.1SPI接口功能模块的划分
图3-8是从SPI接口的系统示意图。
SPI接口是串行通信接口，它将主SPI发送过来的数据存入内部相应寄存器之后再输出控制信号到芯片其他部分。
因此整个系统可以划分为接口、核心和输出端口三部分。
图3-8SPI接口系统示意图
从SPI由指令移位寄存器、指令数据缓存器、寄存器控制逻辑、寄存器构成，如图3-9所示。
主SPI发送过来的串行数据先依次进入指令移位寄存器，指令移位寄存器再依次将数据传送到指令缓存器。
寄存器控制逻辑根据MSB优先或LSB优先控制指令移位寄存器的移位以及控制指令缓存器的输出，将其传送到相应地址的寄存器当中。
寄存器包括三种类型：
配置寄存器、传送寄存器和编程寄存器。
寄存器存入相应数据之后，先根据配置寄存器配置串行接口，编程寄存器再根据寄存器功能表中的定义输出相对应的控制信号，最后根据传送寄存器指令统一输出控制信号。
图3-9SPI接口的功能模块
3.2.3.2寄存器的设计
SPI端口是一种由外部输入信号来配置寄存器的机制，因此需要指令移位寄存器和指令缓存器对输入进来的数据进行暂存。
此外对器件进行编程，需要定义一个结构化的寄存器空间，此结构可细分为多个地址，数据传输的指令阶段中的地址即指向这些地址。
每个地址可寻址一个8位的字节，每一位均有其特定的含义和作用，详见表3-3。
表3-3寄存器表
地址（Hex）
名称
Bit7
（MSB）
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
（LSB）
默认值
00
chip
port
config
0
LSBfirst
0=off
1=on
Softreset
0=off
1=on
0
0
0
0
0
00
08
modes
0
0
0
0
0
Internalpowerdown
mode
000-normal
（power-up）
001-fullpower-down
010-standby
011-normal
00
09
clock
0
0
0
0
0
0
0
Dutycyclestabilizer
0-disabled
1-enabled
01
10
offset
0
0
DigitalOffsetAdjustOffsetinLSBs
011111+31
011110+30
011101+29
…
000010+2
000001+1
000000+0
111111-1
111110-2
111101-3
…
100001-31
100000-32
00
14
output
mode
0
0
0
0
0
0
DataFormatSelect
00-offsetbinay
01-twoscomplement
10-GrayCode
11-invert
00
16
output
phase
OutputClock
Polarity
0=normal
1=inverted
0
0
0
0
0
0
0
00
18
VREF
Internalreferenceresistordivider
00-VREF=1.25V
01-VREF=1.5V
10-VREF=1.75V
11-VREF=2V
0
0
0
0
0
0
C0
FF
device
update
0
0
0
0
0
0
0
SWtransfer
0=off
1=in
00
在上表中可以看到寄存器分为三种类型：
配置寄存器、传送寄存器和编程寄存器。
（1）配置寄存器（地址00）
配置寄存器位于地址00，该寄存器用来配置串行接口，包含有2个有效位，位于高半字节当中，低半字节未连接，留做备用。
其功能是使芯片软复位并配置在已知状态，而与当前的数据移位方向无关，这将确保在发生故障时器件能够给予积极处理。
位6——LSB优先
该位决定发送和接收信息的顺序，如果该位清零，数据将以MSB优先的方式处理。
如果设置该位，数据将以LSB优先的方式处理。
该位被配置后，立即产生作用。
位5——软复位控制
该位控制软复位，该位的默认值为0。
如果将该位设置为高电平，就会启动芯片芯片软复位，软复位将所有默认值写入寄存器中，但配置寄存器（00）除外，无默认值的寄存器将保持用户最后一次编程的状态。
软复位处理完毕后，该位清零，表示复位过程已完成。
该位被配置后，在CSB上升沿到来时产生作用。
（2）传送寄存器（地址FF）
一般寄存器都需要采用主从触发器进行缓冲，缓冲可以增强系统的多器件同步能力，并有助于写入对存储器其他部分写入的值可能有依赖关系的配置。
根据需要的不同，有些寄存器需要这样的缓冲，例如编程寄存器。
有些寄存器则永远不会进行缓冲，例如配置寄存器和传送寄存器，因为出于程序和控制目的，这些寄存器要求及时获得响应。
无论缓冲与否，SPI端口都要负责将信息放入寄存器中，不过对于采用缓冲的寄存器，必须启动传输以将数据移出。
传送寄存器即提供软件传输信号。
位0——软件传输
设置位0为“1”将立即启动传输，当状态机识别到该位已经设置时，它会产生一个内部传输信号，将数据从编程寄存器中移出。
完成之后，状态机将该位清零，以便下次传输。
（3）编程寄存器
本文设计中所用到的编程寄存器的地址包括（08、09、10、14、16、18），其他地址可以在有新的需求时进行添加。
当编程寄存器按照表3-3输入相对应的值后，应产生一系列的控制信号，如表3-4所示。
这些控制信号产生后被锁存，并在软件传输的命令下达后，才会被一起传输到后面的模块。
受控电路则实现如表3-3中所示的功能。
表3-4编程寄存器列表
地址（Hex）
存入值
输出信号值
08
00000000
00000001
00000010
00000011
C475=0,K356=0,C82=1,C476=0
C475=1,K356=0,C82=1,C476=1
C475=0,K356=0,C82=1,C476=1
C475=0,K356=0,C82=1,C476=0
09
00000000
00000001
G13=0
G13=1
10
00011111
00011110
00011101
…
00000010
00000001
00000000
00111111
00111110
00111101
…
00100001
00100000
offs=011111
offs=011110
offs=011101
…
offs=000010
offs=000001
offs=000000
offs=111111
offs=111110
offs=111101
…
offs=100001
offs=100000
14
00000000
00000001
00000010
00000011
opm=00
opm=01
opm=10
opm=11
16
00000000
10000000
opp=0
opp=1
18
00000000
01000000
10000000
11000000
C724=0,C725=0,C760=0,C763=0
C724=0,C725=0,C760=1,C763=0
C724=0,C725=0,C760=0,C763=1
C724=0,C725=0,C760=1,C763=1
3.2.4SPI接口的逻辑综合
逻辑综合是指从设计的高层次向低层次转换的过程，是一种自动设计的过程，即用VerilogHDL语言描述的程序经过优化转化成所用单元库的器件列表以及相对应的关系。
可以是网表的形式，也可以是图表的形式。
综合不是单纯的映射，更重要的是整体优化。
一般的综合过程，其输入为RTL设计，经过转换和优化后得到优化后的门级网表。
在布局布线之前，设计者可以通过逻辑综合优先考虑约束问题，尽早发现并解决设计出现的违规，不将其带入物理设计中。
施加不同的约束条件，可以满足不同的设计要求。
在时序驱动的设计中，优先考虑时序要求，其次为面积要求。
逻辑综合可分为以下步骤[31]：
（1）转译（Translation）：
读入电路的RTL级描述，将其翻译成所对应的功能块以及功能块之间的拓扑结构。
在综合器内部生成不作任何的逻辑重组和优化的布尔函数表达式。
（2）优化（Optimization）：
基于所施加的面积和时序的约束条件，综合器按照一定的算法对转译结果进行逻辑重组和优化。
（3）映射（Mapping）：
根据所施加的时序和面积的约束条件，在综合器和目标工艺库（TargetTechnology）中搜索符合条件的单元来构成实际电路。
逻辑综合所需要的输入文件有RTL级的代码、约束条件以及所对应的综合库。
输出文件是描述逻辑单元互连关系的网表。
如下图所示：
图3-10逻辑综合步骤
本文所设计的SPI接口使用Synopsys公司的DesignComplier软件进行综合，采用chartered0.18um的深亚微米级综合库，对整个设计的参数进行了试验和调整，使其具有更小的面积和更快的速度。
SPI接口的逻辑综合主要解决以下几个问题：
设置综合环境、设置设计约束、选择编译策略以及制定出现时序违规后的解决方案。
3.2.4.1综合环境的设置
SPI接口的综合环境的设置要在进行综合之前进行，主要包括工艺偏差、电压和温度范围、必需的驱动强度和驱动类型等。
工艺偏差（ProcessDeviation）是指在流片的阶段，晶圆（Wafer）在流水线上要经过几十道工序，这些工序在控制上会有一些偏差，这些偏差导致器件的性能的变化。
一般在逻辑电路上表现为信号延时或者驱动能力的变化。
同样，当温度变化时会导致沟道电流强度变化，从而影响逻辑电路的驱动能力和信号延时。
当电压比较高时，信号延时变小、逻辑电路单元的驱动能力增强，从而可以运行在较高的工作频率下。
综合环境属性的设置脚本如下表所示：
表3-5综合环境属性脚本设置
#Environm
升级会员 