EDA技术基础实验指导书ALL.docx
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EDA技术基础实验指导书ALL
EDA技术基础实验指导书
海南大学信息学院编
目录
实验一MAX–plusII及开发系统使用1
实验二高速四位乘法器设计7
实验三含异步清0和同步时钟使能的十进制加减法法计数器11
实验四秒表的设计9
实验五序列检测器的设计12
实验六数字频率计的设计14
课外综合设计实验
数字密码锁17
交通灯控制器18
实验一MAX–plusII及开发系统使用
一、实验目的
1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路
2、掌握层次化设计的方法
3、熟悉DXT-BⅢ型EDA试验开发系统的使用
二、主要实验设备
PC机一台（中档以上配置），DXT-B3EDA实验系统一台。
三、实验原理
数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。
它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。
因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面：
1、实验器材集中化，所有实验基本上在一套实验设备上进行。
传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。
而做本实验时，只要在计算机上把不同的程序输进去，其它步骤所有实验都一致；
2、实验耗材极小（基本上没有耗材）；
3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单；
4、下载后，实验结果清晰；
5、实验仪器损耗少，维护简单；
下面，我们就本套实验设备做一个简单的介绍。
（一）Max+plusⅡ10.0的使用。
1、Max+PlusII软件的安装步骤：
第一步：
系统要求
奔3CPU以上，128M内存以上，4G以上硬盘，98操作系统（98或Me操作系统才可以下载，其他操作系统下载必须安装驱动，否则只能仿真，如果大家只进行仿真的话，对系统没要求）
第二步：
安装
点击安装可执行文件进行安装，安装完毕后会弹出一对话框，点击是或否都可以。
第三步：
将安装文件夹中的License文件夹打开，里面有一个License.bat注册文件，将此文件复制到你的安装目录下（你的安装目录可放在任一个驱动器下，然后建立一个Max10的文件夹，将系统安装在此文件夹中，安装后此文件夹中会有三个文件夹）的任一个文件夹中，要清楚位置。
第四步：
注册
启动Max+PlusII软件，可以从开始-->程序-->Altera-->Max+PlusII打开，也可以建立一个快捷方式在桌面上。
启动软件后，会有弹出一个对话框，点击是或否都可以，然后进入系统。
点击菜单中的Options，然后选中License菜单项，打开弹出一个注册对话框，在注册文件路径中打开你第三步中复制位置的License文件，然后点击OK，注册完毕。
2、max+plusⅡ软件基本设计流程
注意：
实验时必须严格按照上述流程进行，如实验中遇到问题，举手向老师提出，严禁随意乱做！
！
（二）全加器设计
1位全加器可以由两个半加器和一个或门构成，如图1.2所示。
图1.2全加器电路原理图
1位半加器可以由与、或、非等基本门构成，如图1.3所示。
图1.3半加器电路原理图
根据实验原理中，采用层次法设计一个4位全加器。
4、实验步骤
1，创建两输入或门的vhdl源文件
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYORM2IS
PORT（A,B:
INSTD_LOGIC;
C:
OUTSTD_LOGIC）;
ENDORM2;
ARCHITECTUREAaRT1OFORM2IS
BEGIN
C<=AORB;
ENDaart1;
创建元件图形符号
2，创建半加器的vhdl源文件
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYH_ADDERIS
PORT（A,B:
INSTD_LOGIC;
CO,SO:
OUTSTD_LOGIC）;
ENDH_ADDER;
ARCHITECTUREART2OFH_ADDERIS
BEGIN
SO<=（AORB）AND（ANANDB）;
Co<=NOT（ANANDB）;
ENDART2;
穿件元件图形符号
3.创建全加器的源文件
F_ADDER.GDF
是全加器设计中最顶层的图形设计文件，调用了前面两步创建的两个功能元件
仿真波形如下：
4、选择器件“Assign”|“Device”|“MAX7000S”|“EPM7128SLC84-6”，并根据下载板上的标识对管脚进行配置。
然后下载，进行硬件测试，检验结果是否正确。
五、实验报告要求：
详细描述4位全加器的设计过程，给出各层的电路原理图、元件图（原理图）以及对应的仿真波形；给出加法器的延时情况；最后给出硬件测试的流程和结果。
思考题：
为了提高加法器的速度，如何改进以上设计的进位方式？
附录：
实验箱部分说明
1、按键K1～K16及指示灯
主板左下方有16个按键K1～K16，分两排排放,上面配有16个二极管,此二极管即可作按键输入指示,也可做输出用。
按键、发光二极管与下载板上CPLD/FPGA的一个I/O口通过控制芯片8间接对应相连，上、下按键各为一组，既可作电平输入也可作脉冲输入（均已经过消抖），通过主板右上角跳线来改变。
下载板上只标出了对应开关的信号名Ki。
当与I/O口相对应的开关Ki作为电平/脉冲输入使用时，将跳线帽电平/脉冲A（电平/脉冲B）插上/拔下即可（其中上排A、下排B按键各为一组）。
表示按键向该I/O口输入一个逻辑量脉冲信号或高/低电平。
当把K1～K16对应的I/O口定义为输出使用时，应把电平/脉冲A（电平/脉冲B）处跳线帽拔下，指示/按键处跳线帽插上，这时按键上方对应的发光二极管可作为输出使用。
2、发光二极管L1～L12
在主板的上方有12个发光二极管L1～L12（其中L1和L12为三色），它们分别与下载板上的标识符的I/O口相连。
注：
L1R输出表示红灯；L1G输出表示绿灯；L1R、L1G同时输出表示黄灯。
其中L12与L1输出情况相同。
红、黄、绿灯可以用于做交通灯实验。
3、静态显示数码管M1～M4
主板的上侧配有8位数码管M1－M8，当跳线帽静态/动态插上，表示静态显示（四位）；拔下为动态输出显示（八位）。
每只数码管通过控制芯片的I/O口与下载板四个I/O口相连。
下载板四个I／O口输出BCD码，通过译码驱动数码管。
下载板与主板连接信号名M1D为PLD输出BCD码高位，M1A为BCD码低位。
其他信号类推。
实验三含异步清0和同步时钟使能的十进制
计数器
一、实验目的：
学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
图1含计数使能、异步复位和计数值并行预置功能4位加法计数器
2、实验原理：
实验图1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例1是其VHDL描述。
由实验图1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。
当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将"0000"加载于锁存器。
3、实验内容1：
在MAX+plusII上参照例1进行设计、编辑、编译、综合、适配、仿真。
说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
【例1】
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT4BIS
PORT（CLK:
INSTD_LOGIC;
RST:
INSTD_LOGIC;
ENA:
INSTD_LOGIC;
OUTY:
OUTSTD_LOGIC_VECTOR（3DOWNTO0）;
COUT:
OUTSTD_LOGIC）;
ENDCNT4B;
ARCHITECTUREbehavOFCNT4BIS
SIGNALCQI:
STD_LOGIC_VECTOR（3DOWNTO0）;
BEGIN
P_REG:
PROCESS（CLK,RST,ENA）
BEGIN
IFRST='1'THENCQI<="0000";
ELSIFCLK'EVENTANDCLK='1'THEN
IFENA='1'THENCQI<=CQI+1;
ENDIF;
ENDIF;
OUTY<=CQI;
ENDPROCESSP_REG;--进位输出
COUT<=CQI（0）ANDCQI
（1）ANDCQI
（2）ANDCQI（3）;
ENDbehav;
仿真波形如下
4、实验内容2：
引脚锁定以及硬件下载测试。
引脚锁定后进行编译、下载和硬件测试实验。
将实验过程和实验结果写进实验报告。
6、思考题1：
在例1中是否可以不定义信号CQI，而直接用输出端口信号完成加法运算，即:
OUTY<=OUTY+1？
7、思考题2：
修改例1，用进程语句和IF语句实现进位信号的检出。
8、将例1中的语句“COUT<=CQI（0）ANDCQI
（1）ANDCQI
（2）ANDCQI（3）”逻辑用进程和IF语句来表达。
9、实验报告：
实验项目原理、设计过程、编译仿真波形和分析结果，附加内容实验情况，以及它们的硬件测试实验结果写进实验报告。
实验四秒表的设计
一、实验目的：
1、熟练利用VHDL语言进行数字系统设计；
2、掌握数字系统的设计方法——自顶向下的设计思想；
3、掌握计数器的设计与使用；
4、根据秒表的功能要求设计一个秒表；
二、实验设备：
PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干
三、实验要求：
1、有秒、分计数，数码扫描显示输出；
2、有清零端和计数使能端；
3、在功能允许的情况下，可自由发挥；
四、实验原理：
1、功能描述：
秒表是一种计时的工具，有着很广泛的用途。
本实验中的秒表要求有两个功能按钮：
一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数，并显示所计的数字；另一个是清零按钮，当按下此按钮时，秒表清零。
在数码管上采用扫描显示输出。
2、基本原理：
本实验中用到的主要元件有计数器、控制逻辑、数据选择器和译码器等。
秒、分都是60进制计数，所以必须采用两个60进制的计数器（或6进制计数器与10进制计数器的组合）；控制逻辑主要是用来实现计数和清零。
基本方框图如下：
注意：
计数器必须有进位输出、计数使能端和清零端。
3、自顶向下的设计方法：
自顶向下的设计方法是数字系统设计中最常用的设计方法，也是基于芯片的系统
设计的主要方法。
它的基本原理框图如下：
自顶向下的设计方法利用功能分割手段将设计由上到下进行层次化和模块化，即分层次、分模块进行设计和仿真。
功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。
如此分割，逐步的将系统细化，将功能逐步具体化，模块化。
高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详细描述在下一设计层次说明，最底层的设计才涉及具体寄存器和逻辑门电路等实现方式的描述。
（注意：
这里所说的模块可能是芯片或电路板。
）
五、实验步骤：
1、采用自顶向下的设计方法，首先将系统分块；
2、设计元件，即逻辑块；
3、一级一级向上进行元件例化（本实验只需例化一次即可），设计顶层文件。
六、实验报告
1、写出实验源程序，画出仿真波形；
2、总结实验步骤和实验结果；
3、心得体会――本次实验中你的感受；你从实验中获得了哪些收益；本次实验你的成功之处；本次实验中还有待改进的地方；下次实验应该从哪些地方进行改进；怎样提高自的实验效率和实验水平等等。
4、完成实验思考题。
七、问题与思考
设计一个60～0的递减计数器。
实验伍序列检测器的设计
一、实验目的：
1、掌握序列检测器的工作原理；
2、学会用状态机进行数字系统设计；
二、实验器材：
PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干
三、实验原理与内容：
1、序列检测器的基本工作过程：
序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。
当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
方框图如下：
2、状态机的基本设计思想：
在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，增加程序的可读性，减少错误的发生几率。
同时，状态机的设计方法也是数字系统中一种最常用的设计方法。
一般来说，标准状态机可以分为摩尔（Moore）机和米立（Mealy）机两种。
在摩尔机中，其输出仅仅是当前状态值的函数，并且仅在时钟上升沿到来时才发生变化。
米立机的输出则是当前状态值、当前输出值和当前输入值的函数。
本实验要从一串二进制码中检测出一个已预置的8位二进制码10001110，每增加一位二进制码相当于增加一个状态，再加上一个初始态，用9个状态可以实现。
其过程如下：
注意：
此图作为参考，检测不同的二进制码其过程不同！
3、实验内容：
写出状态机的源程序，编译后进行仿真，看结果是否正确。
四、实验步骤：
1、充分理解状态机的工作原理，画出状态转换图；
2、写出源程序，按顺序进行处理；
3、检查结果是否正确。
五、实验报告：
1、写出实验源程序，画出仿真波形；
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitys_machineis
port（clr:
instd_logic;
clkin:
instd_logic;
din:
instd_logic;
cntout:
outstd_logic_vector（3downto0）;
result:
outstd_logic）;
endentity;
architecturebhvofs_machineis
typestate_valueis（s0,s1,s2,s3,s4,s5,s6,s7,s8）;
signalstate:
state_value;
signaldclk:
std_logic;
begin
result<=dclk;
process（clr,clkin）
begin
if（clr='0'）thenstate<=s0;dclk<='0';cntout<="0000";
elsifrising_edge（clkin）then
casestateis
whens0=>ifdin='1'then
state<=s1;
cntout<="0001";
elsestate<=s0;
cntout<="0000";
dclk<='0';
endif;
whens1=>ifdin='1'then
state<=s1;
cntout<="0001";
elsestate<=s2;
cntout<="0010";
dclk<='0';
endif;
whens2=>ifdin='1'then
state<=s1;
cntout<="0001";
elsestate<=s3;
cntout<="0011";
dclk<='0';
endif;
whens3=>ifdin='1'then
state<=s1;
cntout<="0001";
elsestate<=s4;
cntout<="0100";
dclk<='0';
endif;
whens4=>ifdin='1'then
state<=s5;
cntout<="0101";
elsestate<=s0;
cntout<="0000";
dclk<='0';
endif;
whens5=>ifdin='1'then
state<=s6;
cntout<="0110";
elsestate<=s2;
cntout<="0010";
dclk<='0';
endif;
whens6=>ifdin='1'then
state<=s7;
cntout<="0111";
elsestate<=s2;
cntout<="0010";
dclk<='0';
endif;
whens7=>ifdin='1'then
state<=s1;
cntout<="0001";
elsestate<=s8;
cntout<="1000";
dclk<='0';
endif;
whens8=>state<=s0;
cntout<="0000";
dclk<='1';
whenothers=>state<=s0;cntout<="0000";
endcase;
endif;
endprocess;
endbhv;
2、总结实验步骤和实验结果；
3、心得体会――本次实验中你的感受；你从实验中获得了哪些收益；本次实验你
的成功之处；本次实验中还有待改进的地方；下次实验应该从哪些地方进行改进；
怎样提高自的实验效率和实验水平等等。
4、完成实验思考题。
七、问题与思考：
如果改变待检测的二进制码，状态转换图应如何变化。
实验六数字频率计的设计
一、实验目的：
1、学会数字频率计的设计方法；
2、设计一个计数范围在0～1MHz的数字频率计；
3、进一步掌握自顶向下的数字系统设计方法，并体会其优越性；
二、实验器材：
PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干
三、实验原理与内容：
1、测频原理
若某一信号在T秒时间里重复变化了N次，则根据频率的定义可知该信号的频率fs为：
fs=N/T通常测量时间T取1秒或它的十进制时间。
频率计方框图如下：
（1）、时基T产生电路：
提供准确的计数时间T。
晶振产生一个振荡频率稳定的脉冲，通过分频整
形、门控双稳后，产生所需宽度的基准时间T的脉冲，又称闸门时间脉冲。
注意：
分频器一般采用计数器完成，计数器的模即为分频比。
（2）、计数脉冲形成电路：
将被测信号变换为可计数的窄脉冲，其输出受闸门脉冲的控制。
（3）、计数显示电路：
对被测信号进行计数，显示被测信号的频率。
计数器一般采用多位10进
制计数器；控制逻辑电路控制计数的工作程序：
准备——计数——显示——复
位——准备下一次测量。
2、具体实现：
（1）、测频控制逻辑电路（以1秒为例）
A）产生一个1秒脉宽的周期信号；
B）对计数器的每一位计数使能进行控制；
C）完成下一次测量前的计数器复位；
一种可能的时序关系：
a）10进制计数器
要求具有计数使能端CNTEN、复位端CLR、进位输出端CO。
3、元件例化图（方框图）：
注意：
用6个十进制计数器实现1MHz计数。
四、实验步骤：
1、画出实验原理方框图；
2、设计各个元件；
3、进行元件例化；
六、实验报告：
1、写出实验源程序，画出仿真波形；
时基产生模块：
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityctrlis
port（clk:
instd_logic;
lock:
outstd_logic;
en:
outstd_logic;
clr:
outstd_logic）;
end;
architectureartofctrlis
signalq:
std_logic_vector（3downto0）;
begin
process（clk）
begin
if（clk'eventandclk='1'）then
ifq="1111"then
q<="0000";
else
q<=q+'1';
endif;
endif;
en<=notq（3）;
lock<=q（3）andnot（q
（2））andq
（1）;
clr<=q（3）andq
（2）andnotq（
（1））;
endprocess;
endart;
十进制加法计数器
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycb10is
port（clk,en,clr:
instd_logic;
count10:
bufferstd_logic_vector（3downto0））;
endcb10;
architectureartofcb10is
begin
process（clk,clr,en）
begin
ifclr='1'then
count10<="0000";
elsifrising_edge（clk）then
if（en='1'）then
ifcount10="1001"then
count10<="0000";
else
count10<=count10+'1';
endif;
endif;
endif;
endprocess;
endart;
待测信号脉冲计数器
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitycountis
port（clk:
instd_logic;
en:
instd_logic;
clr:
instd_logic;
qa,qb,qc,qd:
bufferstd_logic_vector（3downto0））;
end;
architectureartofcountis
componentcb10
port（clk,en,clr:
instd_logic;
count10
升级会员 