外文翻译基于锁相环的测量信号的处理与仿真.doc

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外文翻译

毕业设计题目：

基于锁相环的测量信号的处理与仿真

原文1：

FrequencyModulationinMicrowavePhase

LockLoopSynthesizers

译文1：

微波锁相回路合成器的调频

原文2：

TheDesignofALow-PowerLow-NoisePhase

LockLoop

译文2：

低功率低噪声的锁相环的设计

FrequencyModulationinMicrowavePhaseLockLoopSynthesizers

Abstract—Thispapershows,thatfrequencymodulationbandwidthofphaselockedcontrolledoscillator（CO）canbesimpleexpandedusingprecorrectingcircuit（corrector）connectedtocontrolportofoscillator.AmethodispresentedofcalculationofcorrectoraccordingtoexactPLLandfrequencyresponseofmodulationchannel,withexperimentaldemonstrationpresentedofadequacyofdescribedtechniquebeingshown.

IndexTerms—MicrowavePLLsynthesizer,frequencymodulation,maximumdeviation,modulationbandwidth.

I.INTRODUCTION

Inmanymicrowavesystemsthesynthesizermustgeneratefrequencymodulatedsignalinadditiontomonochromaticsignalgeneration,itsmainfunction.Solutionofthisproblemincaseofphaselockloop（PLL）synthesizerbecomescomplicateddueresistanceofPLLtotheCOmodulation,asanautomaticcontrolsystem.Themostdifficultyistheexpansionofmodulationbandandthemodulationindexrange.Thepurposeofthispaperiscontributioninsolutionoftheseproblems.

II.TARGETSETTING

ItiswellknownthatfrequencymodulationpossibilityofphaselockedCOislimitedbycutoffband.ModulationbandwidthcornerisequaltoPLLangularfrequency[1].InbandabovecutofftheloopmakesnoresistancetotheCOmodulation,butbelowcutoffitsresistanceincreaseswhenmodulatingfrequencydecreases.Thus,modulationbandwidthofCOmustbewideneduptodownthePLLangularfrequency.Itcanbemadebythreeissues:

•BydecreaseofPLLcutofffrequency;

•byimpactmodulatingsignalintoPLL:

modulationofthereferencefrequency,manipulationoffeedbackdivisionratio,additionofthemodulatingsignaltocontrolsignalofphasedetector;

•byapplicationoflinearprecorrectiontomodulatingsignalforcompensationofhigh-passpropertiesofPLL[2,3].

Furtherthelastmethodisconsidered.ItismoreeffectiveasitmakesnoworseondynamicandspectralpuritycharacteristicsofPLLsynthesizerlikefirstmethodandhasnolimitationofmodulationbandwidthabovelikesecondway.

III.MATHEMATICALDESCRIPTIONOFCORRECTORMODEL

ToimprovethemodulationsensitivityofCOanactivecorrectorinsteadthepassivecorrector[2]isproposedinFig.1.

Fig.1.Correctorschematic

Modulatingsignalcomestoinput1.PLLcontrolsignalcomestoinput2.DrivingsignalforCOgoesoutthroughoutput3.

A.Smallsignalmodel

CorrectortransferfunctionK1（p）frominput1tooutput3isrepresentedby:

wherea,caregainfactorsofthirdstageatlowandhighfrequenciesrespectively;τishighfrequencytimeconstantofthirdstage;kisdepthofdipofresponsecurveinPLLcornerfrequencyarea;bisgainfactoroffirststageathighfrequencies;τ1,τ2arelowandhighfrequencytimeconstantsofdipofresponsecurverespectively.Parametersin

（1）canbeselectedincaseofanexactPLLandmodulationchannelrequirements.

B.Largesignalmodel

MaximumdeviationΔFmaxislimitedbyseveralfactors,whichareboundwithnonlineardistortionsofmodulatedsignalenvelope.Thesedistortionsappearinsuchcasesas:

-voltageorcurrentoperationalamplifier（opamp）saturation;

-COfrequencyobtainthecornerofregulationcurve;

-appearanceofdynamicdistortionofopamp.

Infirstcasethemaximumdeviationwithvoltagesaturationis:

whereUsatisthesaturationvoltageofopamp;KvisCOtuningsensitivity;KL（p）isclosedPLLtransferfunction.

InsecondcasemaximumdeviationisconstantequaltodistancebetweenaverageCOfrequencyandnearestcornerofCOregulationcurve.Inthirdcasemaximumdeviationisrepresentedby[4]

whereSisslewrateofopamp.

IV.CORRECTORDESIGNANDTEST

Fig.2showsthecalculatedandexperimentalfrequencyresponsesofmodulationchannelwithandwithoutcorrector.PLLcutofffrequencyis100kHz,phasemargin–45°,COtuningsensitivity–95MHz/V.COlagisnotallowed.

Fig.2.FrequencyresponsesofmodulationchannelnormalizedtoCOtuningsensitivity

Fig.3showscalculatedandexperimentalfrequencyresponsesofmaximumdeviationforalltypesofdistortions:

solidcurve–forfirst,dottedcurve–forsecondandchainline–forthird.CalculationwasmadeforopampAD829withUsat=12V.DistancebetweenaverageCOfrequencyandnearestcornerofCOregulationcurveis50MHz.

FromFig.2and3isseenthatmodulationcannelbandwidthwithcorrectoratmaximumdeviation100kHzisof1,5kHzfacing100kHzwithoutcorrector.Dynamicdistortionsinopampdon’tappearincomparisonwithtwoothertypes.Inthefig.2experimentalcurveisclosetocalculatedone.InFig.3experimentalcurvediffersfromcalculatedonebecausecurrentsaturationofopamphasbeenappeared.

V.CONCLUSIONS

ApplyinganintroducedcorrectorinPLLsynthesizeronecanexpandthemodulationbandwidthconsiderably.Herethesimpleschematicsolutionandlow-costelementscanbeused.Acalculationmethodissimpleandunlikedescribedonein[3]incorporatesthecalculationofmaximumfrequencydeviation.

Fig.3.Maximumdeviationfrequencyresponses

作者：

AndrewV.Gorevoy

国籍：

Russia

出处：

SiberianConferenceonControlandCommunicationsSIBCON–2009

微波锁相环合成器的频率调制

摘要：

本论文表明，通过使用连接预先校正的电路来控制振荡器的端口，柏锁可控制振荡器的调频宽带就能够很容易被扩展。

根据精确的锁相回路和录放幅频响应的调制通道，校正者提出了一种计算方法，同时提出充足的所示被描述技术的实验性说明。

索引词：

微波锁相回路合成器，调频，最大偏差，调制带宽

I.介绍

在许多微波系统中，合成器必须产生调频信号，不仅仅是产生单频信号这一主要功能。

由于阻止锁相回路转到调制可控振荡器是一个自动控制系统，因此解决此情况下的锁相环合成器这一问题就变得复杂了。

而最大的困难是调制带宽和调制索引范围的扩展。

因此，本文的目的在于解决这些问题。

II.设定目标

相位可控振荡器的调频可能性是由截止波段所限制，这是人所共知的。

调制带宽角等于锁相环角频率。

在截止以上的波段，这个回路对可控振荡器的调制不作任何抵抗。

但低于它的波段，调制频率降低时，阻力就会增加。

因此，振荡器的调制带宽必须扩大到能够降低锁相环的角频率。

它可以通过三个方法解决：

·通过降低锁相环截止频率；

·冲撞调制信号进入锁相回路：

调节相关频率，控制回应分割比率，除了调制信号来控制相位检测器；

·应用信号调制的线性预先校正来补偿高通的锁相环属性。

进一步考虑最后一种方法。

它更有效是因为它像第一种方法一样，没有使锁相环合成器的动力特性和光谱纯度特性变得更糟糕，而且如第二种方法一样，对调制宽带没有限制。

III.校正模型的精确描述

为了改进振荡器的调制灵敏度，使它从被动相关器成为主动相关器，如图1所示：

图1校正示意图

调制信号进入输入端1，锁相环控制信号进入输入端2，振荡器的驱动信号通过输出端3出去。

A．小信号模型

从输入端1到输出端3的校正传递函数K1（P）的代表方式是：

其中是各自低频和高频中第三级的增益因子，是第三阶段的高频时间常数，是在锁相环角频率区域的响应曲线浸深度，为在高频率第一阶段的增益因素，分别是低频和高频浸响应曲线的时间常数。

如果需要精确的锁相环和调制通道，就可以选择参数

（1）。

B．大信号模型

最大偏差被一些因素所限制，这些因素与调制信号包络的非线性失真密切相关。

这些失真出现在这些情况下：

-电压或电流运算放大器的饱和度；

-振荡器频率得到电压调整曲线角；

-出现电压或电流运算放大器的动态失真。

在第一种情况下，电压饱和度的最大偏差为：

其中是运算放大器的饱和电压，为振荡器调整灵敏度，是闭合锁相环的传递函数。

在第二种情况下，最大偏差等于平均振荡器频率和振荡器电压调制曲线最近角之间的距离的常数。

第三种情况的最大偏差表达方式为

其中S是运算放大器的转换速率。

IV.校正的设计与测验

图2显示了有无校正的调制通道的计算和实验频率响应。

锁相环的截止频率为100kHz，相位差度为-45度，振荡器调整灵敏度为-95MHz/V，振荡器滞后是不允许的。

图2调制通道的频率响应归到振荡器调整敏感度

图3显示计算与实验频率响应的最大偏差的所有失真类型：

实线为第一，点线为第二，链线为第三名。

计算是由运算放大器AD829与Usat=12V组成的。

平均振荡器频率和振荡器电压调制曲线最近角之间的距离是50MHz。

从图2和图3看出，在最大偏差100KHz带有校正器的调频宽带是1，相对100KHz，5KHz是没有校正器的。

与其他两个类型相比较，运算放大器中的动态失真是不出现的。

在图2中，实验曲线接近计算值。

在图3中，实验曲线与计算值不同是因为运算放大器的电流饱和了。

V.结论

在锁相环合成器中引用一个校正器，调制宽带可以相当大地被扩展。

在这里，简单的图表解决方案和低成本的元素都可以使用。

一个计算方法很简单，不像[3]中所描述的一个整合了最大频率偏差的计算。

图3最大偏差频率响应

作者：

安德鲁.格里维

国籍：

俄罗斯

出处：

SIBCON-2009西伯利亚控制与通信会议

TheDesignofALow-PowerLow-NoisePhaseLockLoop

Abstract:

Aphaselockloopisaclosed-loopsystemthatcausesonesystemtotrackwithanother.Moreprecisely,aPLLcanbeperceivedasacircuitsynchronizinganoutputsignalwithareferenceorinputsignalinfrequencyaswellasphase.High-performancephaselockloopsarewidelyusedwithinadigitalsystemforclockgeneration,timingrecovery,andtoefficientlysequenceoperationsandsynchronizebetweenfunctionunitsandICsAsthedigitalsystemgrowstheroleofphaselockloopincreases.Achievinglowjitterandphasenoiseinphaselockloopwithlessareaandpowerconsumptionischallenging.ThepresentresearchrelatestocharacterizationandredesignofindividualblocksofPhaselockloop（PLL）toimproveitscharacteristics.Morespecificallyredesigningofindividualblockslike:

PhaseFrequencyDetectortoreduceareaandstaticphaseerror,VoltagetoCurrentconvertertolinearlyincreasethecurrentinputtothecurrentcontrolledoscillator,CurrentControlledOscillatortoreducephasenoise,amplitudedistortion,areaandpowerconsumption.Wealsointroduceanadditionalfeedbacklooptoincreasethegainofthechargepumpinamannerthatlinearizestheoverallloopgainoverwidebandwidth.TheResultsaresubstantialimprovementsinthePLLcharacteristicssuchaslowjitter,phasenoise,areaandpowerconsumption.

Keywords:

PhaseLockloop（PLL）,PhaseFrequencyDetector（PFD）,VoltagetoCurrentconverter（V2I）,CurrentControlledOscillator（ICO）

1.Introduction

APLLisessentiallyanegativefeedbackloopthatlockstheon-chipclockphasetothatofaninputclockorsignal[1].High-performancePLL’sarewidelyusedwithinadigitalsystemforclockgeneration,timingrecovery,andtoefficientlysequenceoperationsandsynchronizebetweenfunctionunitsandICs[2].Clockfrequenciesanddatarateshavebeenincreasingwitheachgenerationofprocessingtechnologyandprocessorarchitecture.Withinthesedigitalsystems,well-timedclocksaregeneratedwithphase-lockedloops（PLLs）andthendistributedon-chipwithclockbuffers.Therapidincreaseofthesystem’sclockfrequencyposeschallengesingeneratinganddistributingtheclockwithlowphasenoiseandlowpower[3].

2.PLLDefinition

APLLcanbeperceivedasacircuitsynchronizinganoutputsignal（generatedbyanoscillator）withareferenceorinputsignalinfrequencyaswellasphase[4].Inthesynchronizedstate,oftenreferredtoas“thelockedstate”,thephaseerrorbetweentheoutputsignalandtheinputorreferencesignalremainsconstan