集成电路设计4-工艺库文件.ppt

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集成电路课程设计,主讲：

余隽,Tel:

上午3时4分,2,第三章工艺库文件,上午3时4分,3,CleanRoom,上午3时4分,4,Size:

waferchipwire,上午3时4分,5,多晶圆代工（MPW,multiprojectwafer）,降低费用，适于研发,上午3时4分,6,多晶圆代工（MPW,multiprojectwafer）,上午3时4分,7,一次流片成本：

几万至几十万元；大批量流片成功，单芯片价格低廉（几毛钱、几分钱）；单芯片上元器件数目：

达到上千万晶体管，流片失败，损失巨大；研发阶段，小量流片，单芯片价格高（十、百元）；确保设计正确性，必须有完备的检查、验证规则以及计算机辅助验证手段。

上午3时4分,8,晶圆代工厂提供的文件,Spice仿真模型文件drc版图规则验证文件lvs原理图与版图对比验证文件xRC寄生电阻电容参数提取规则文件,工艺文件,申请,晶圆加工厂,集成电路设计公司,提交GDSII文件申请流片,上午3时4分,9,Spice仿真模型文件（lib.eldo）,使用：

原理图设计完成后，进行电路spice仿真时调用；内容为各种器件模型：

模型的名称；模型中的参数值；模型的计算公式。

上午3时4分,10,Spice仿真模型文件（lib.eldo）,*1.2VNORMALDEVICESLIB*CORNER_LIBOFTYPICALMODEL*.LIBTT.param+toxn=2.81E-09cjn=1.376E-3cjswn=2.06E-10+cjswgn=5.0462E-10cgon=3.85E-10rshn=6.6+dvthn=0hdifn=1.35E-07dwvthn=0+toxp=2.85E-09cjp=0.00136925cjswp=9.8E-11+cjswgp=4.53119E-10cgop=2.7988E-10rshp=7.2+dvthp=0hdifp=1.35E-07dwvthp=0+dxl=0dxw=0.0.liblib.eldoMOS.ENDLTT,库名：

TT,SS,SF,FS,FF等等。

T:

typicalS:

slowF:

fast,第一个字母描述NMOS；第二个字母描述PMOS;,上午3时4分,11,Spice仿真模型文件（lib.eldo）,.LIBMOS*1.2VNMOSDEVICESMODEL*.MODELnmos.1NMOS（LMIN=8.00E-07-dxl+LMAX=2.1E-05WMIN=1.0005E-05-dxwWMAX=0.000101+LEVEL=53TNOM=25VERSION=3.2+TOX=toxnTOXM=toxnXJ=1.9E-07.ENDLMOS,Spice模型等级，与计算公式对应,上午3时4分,12,Spice仿真模型文件（lib.eldo）,*CORNER_LIBOFSNSPMODEL*.LIBSS.param+toxn=2.877E-09cjn=1.4448E-3cjswn=2.163E-10+cjswgn=5.2985E-10cgon=3.6575E-10rshn=6.6+dvthn=0.06hdifn=1.35E-07dwvthn=0+toxp=2.917E-09cjp=0.0014377125cjswp=10.29E-11+cjswgp=4.7577495E-10cgop=2.65886E-10rshp=7.2+dvthp=-0.045hdifp=1.35E-07dwvthp=-5.005E-09+dxl=6.67E-09dxw=-3.5E-08.liblib.eldoMOS.ENDLSS,与状态变化相关的参数,与状态变化无关的参数,上午3时4分,13,Spice仿真模型文件（lib.eldo）,.LIBTT_BIP*PNP三极管模型.LIBTT_BIP_NPN*NPN三极管模型.LIBDIO*二极管模型.LIBTT_RES*电阻模型.LIBCAP*电容模型,其他器件的模型,上午3时4分,14,Spice仿真模型文件（lib.eldo）,.libRES.paramlength=1u.paramwidth=1u.subcktrppolysn1n2l=lengthw=width.paramrsh=r_rppolysdw=-0.035uptc1=2.88E-03ptc2=4.47E-07pvc1=1.93E-04pvc2=1.99E-03pt=temper.paramtfac=1.0+ptc1*（pt-25.0）+ptc2*（pt-25.0）*（pt-25.0）r1n1n2value=rsh*l/（w-dw）*（1+pvc1*abs（v（n2,n1）+pvc2*v（n2,n1）*v（n2,n1）*tfac.endsrppolys,没有对应的Spice等级时，可以直接描述计算公式：

上午3时4分,15,版图的DRC规则验证文件DesignRuleCheck按工艺要求检查最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。

流片成功的保证！

使用：

版图设计完成后，检查版图设计是否满足设计要求时调用，最后生成错误报告文件；内容包含：

环境设置；版图层次定义；版图图形的识别；检查规则。

上午3时4分,16,#DEFINE/ENVIRONMENTSETUP/-PRECISION1000RESOLUTION5/layoutgridis0.005umLAYOUTSYSTEMGDSIILAYOUTPATHGDSFILENAMELAYOUTPRIMARYTOPCELLNAMEDRCRESULTSDATABASEDRC_RES.dbDRCSUMMARYREPORTDRC.rep,环境设置,指定顶层单元名,即要检查的单元名,指定版图所在路径,环境设置,分辨率：

最小查图步进量0.005um,精度：

1000单位：

0.001um,DRC结果,注释信息写在分号/后面,版图系统格式：

GDSII,上午3时4分,17,版图层次定义命令,设计版图时，版图中用层号区别不同的层，换句话说，不同层名而同层号的是同一层。

描述了输入层名所对应的层号,LAYER层名层号,/DRAWNLAYERDEFINITIONS/-LAYERDNWELLi1/DNWELLdeep-nwellLAYERNWELLi3/NWELLnwelltechnology,上午3时4分,18,设计中要用到的主要层,上午3时4分,19,版图的图形识别与提取这部分往往包含逻辑运算，利用已有的层经过一定的逻辑运算（AND,OR,NOT），取出需要检查的层的图形，便于后续的设计规则检查。

注：

Cadence使用dracular软件，mentor使用calibre软件，两者语言差异很大。

这两款软件使用都很广泛，因此多数工厂分别提供这两种规则文件。

上午3时4分,20,定义中间层（辅助图形）的常用语法：

C=AANDB功能：

A与B重合的区域定义为C,C=ANOTB功能：

有A且没有B的区域定义为C,C=AORB功能：

有A或者有B的区域定义为C,A,B,C,ANDABC,（dracula）,（calibre）,NOTABC,ORABC,上午3时4分,21,C=SIZEAby0.1；A区域扩大0.1um的区域定义为C,C=AXORB;功能：

A与B的异或区域定义为C,XORABC,SIZEAby0.1C,上午3时4分,22,规则检查命令验证文件的核心部分，描述了要进行的检查操作。

检查图形的宽度、间距、相互位置关系等是否满足设计规则要求。

上午3时4分,23,给设计员看的规则文件：

图表形式,NWELL的相关规则,Pcomp:

P+&Pchannelgatearea,上午3时4分,24,给设计员看的规则文件：

图表形式,NWELL的相关规则,上午3时4分,25,规则验证命令举例说明：

/NWCHECKS/=NW.W.1Min.NWELwidth0.62umA=INTNWEL0.62ABUT90SINGULARREGIONANOTINSIDEDMSRM,错误说明：

N阱最小宽度为0.62um,机器语言（calibre）。

通常不要求设计人员掌握，但有必要了解，便于查错分析。

Widclwllt0.62outNW0100;NW.1:

Min.widthofanNW,dracula,错误编号,错误编号,上午3时4分,26,规则验证命令举例说明：

/RulesofUserGuide/=G.1Gridmustbeanintegermultipleof0.005umDRAWNOFFGRIDG.3Shapesmustbeorthogonalorona45degreeangle.DRAWNSKEW,错误编号,错误说明：

网格不是0.005um的倍数,错误说明：

图形只能走直角或45度角,错误判断语句,上午3时4分,27,版图与原理图对比验证LVSLayoutvs.Schematic,使用：

版图规则检查通过后，检查版图与原理图是否一致时调用，生成版图的spice网表以及LVS错误报告文件；内容：

变量说明（VARIABLE等）；环境设置（LAYOUTSYSTEMGDSII等）；层次定义（LAYER等）；由版图提取出spice网表；版图和原理图的spice网表对比。

从版图提取出的spice网表与从原理图得到的spice网表进行比较，检查两者是否一致。

主要用于保证进行电路功能和性能验证之前避免物理设计错误。

上午3时4分,28,变量说明,VARIABLERVM10.077/Metal-1resistorVARIABLERVPS7.68/P+PolyresistorVARIABLERVNS7.32/N+Polyresistor,各导电层的方阻值。

不但要对比电路连接，还要对比器件特征值。

上午3时4分,29,环境设置,TEXTDEPTHPRIMARYPORTDEPTHPRIMARY,上午3时4分,30,输入层命令,LAYERDNW1/DNW-DeepN-WellLAYERNTN11/NativeDeviceBlocked.LAYERNWELL3/NW-N-WellLAYEROD867/OD-ThinOxideLAYEROD215/OD2-ThickOxide,设计版图时，版图中用层号区别不同的层，换句话说，不同层名而同层号的是同一层。

上午3时4分,31,提取版图的spice文件,根据规则从版图识别元件以及电路连接关系，提取出版图的spice文件。

CONNECTABBYC;A与B之间有C则A与B导通（连接）,上午3时4分,32,LVS规则如何识别版图中的pmos？

;*NMOSandPMOSdefinitionANDPimpOxidePact;ActiveParea,Pact,ANDNimpOxideNact;ActiveNarea,Nact,ANDPactTrueNWellPP;PImplantINNWELL,forP-MOS,NOTNWELLResSubTrueNWell；有NWELL且没有ResSub的区域,SIZEResDumby0.4ResSub；在ResDum区域上扩大0.4um的区域,Resdum=19,PP,识别栅、源、漏、基极,上午3时4分,33,;*NMOSandPMOSdefinitionANDPimpOxidePact;ActiveParea,Pact,ANDNimpOxideNact;ActiveNarea,Nact,ANDPactTrueNWellPP;PImplantINNWELL,forP-MOS,PP,ANDPPTruePolyPGATE;P_GATE,NOTPolyResDumTruePoly,PGATE,NOTPPPGATEPSD;PSourceDrain,PSD,PSD,ELEMENTMOSPMOSPGATETruePolyPSDTrueNWell,根据指定的输入层定义并提取类型为PMOS的MOS器件。

上午3时4分,34,检查版图和原理图是否匹配,对比电源、地、输入、输出引脚是否匹配；ERC电气连接关系检查：

短路、开路等；从引脚开始向内检查，对比器件类型和连接关系是否匹配；对比器件参数是否匹配；,SAMELABOUTPUTOPENC49;,检查同样的label（标识文字）是否在多个不同节点所标识。

存在未连接，断路或其它的错误。

MULTILABOUTPUTSHORC49;,检查同一节点是否存在多个不同的标识。

被标识两个或多个不同labels的同一节点有彼此短路的错误。

GND,Out,上午3时4分,35,寄生参数提取规则文件（PEX）,使用：

LVS通过后，提取寄生参数时调用，生成寄生参数的spice网表文件，后仿真时可直接调用；内容：

变量说明；环境设置；层次定义；由版图提取出寄生参数的spice网表。

与LVS文件的版图spice网表提取部分类似，区别在于PEX的提取目标为寄生电阻、电容。

其中，长互连线的寄生参数是主要关注对象。

上午3时4分,36,导线的寄生参数,电路由元件和元件之间的连线组成；理想的连线在实现连接功能的同时，不带来额外的寄生效应；IC版图设计中，可作连线的层有：

各金属层，多晶硅层和扩散层（nimp,pimp）；真实的连线有寄生参数：

串联寄生电阻：

取决于导线的长宽比及方阻；并联寄生电容：

取决于导线面积以及介质层介电常数；电感；,上午3时4分,37,复杂互连线的寄生电容：

寄生电阻、电容的影响：

寄生电阻造成分压；长信号线上，分布电阻电容带来延迟；长距离并行连线间的相互串扰问题；各种元件上也存在寄生电阻、寄生电容、寄生三极管。

深亚微米电路中的寄生效应不能忽略，必须对版图进行计生参数提取，进行电路的后仿真。