EDA技术实验报告Word文档格式.docx
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实验四用原理图输入法设计8位全加器
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实验五乐曲硬件演奏电路的设计
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福建农林大学计算机与信息学院信息工程类实验报告
专业：
电子信息工程年级：
姓名：
学号：
实验课程：
EDA技术
实验室号：
__实验设备号：
实验时间：
指导教师签字：
成绩：
实验一QuartusII9.0软件的使用
1．实验目的和要求
本实验为验证性实验，其目的是熟悉QuartusII9.0软件的使用，学会利用QuartusII9.0软件来完成整个EDA开发的流程。
2．实验原理
利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。
QuartusII是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。
3．主要仪器设备（实验用的软硬件环境）
实验的硬件环境是：
微机一台
GW48EDA实验开发系统一套
电源线一根
十芯JTAG口线一根
USB下载线一根
USB下载器一个
实验的软件环境是：
QuartusII9.0软件
4．操作方法与实验步骤
利用QuartusII9.0软件实现EDA的基本设计流程：
创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。
利用QuartusII9.0软件实现引脚锁定和编译文件下载。
利用QuartusII9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。
5．实验内容及实验数据记录
创建文件及软件相关配置等：
6．实验数据处理与分析
7．质疑、建议、问题讨论
通过本次实验，对QuartusII9.0软件有了初步的认识，在实验的基础上基本掌握了利用QuartusII9.0软件实现EDA的基本设计流程：
创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真等。
本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的使用方法、多层次电路设计、仿真和硬件测试等内容。
其目的是熟悉QuartusII的VHDL文本设计流程全过程。
2选1多路选择器真值表
s
a
b
y
L
×
H
首先利用QuartusII完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，然后进行仿真。
最后在实验系统上进行硬件测试，实际验证本项实验的功能。
将设计好的2选1多路多路选择器看成是一个元件mux21a，利用元件例化语句描述下图，并将此文件放在同一目录E:
\muxfile中。
实验设计代码：
ENTITYmux21aIS
PORT（a,b,s:
INBIT;
y:
OUTBIT）;
ENDENTITYmux21a;
ARCHITECTUREoneOFmux21aIS
BEGIN
PROCESS（a,b,s）
BEGIN
IFs='
0'
THEN
y<
=a;
ELSE
y<
=b;
ENDIF;
ENDPROCESS;
ENDARCHITECTUREone;
相关配置及编译过程：
实验处理结果
在仿真时，通过设定a、b不同的输入，是在输出到扬声器时会有声音的不同以区别，从而通过键1对S的控制测试实验结果。
实验中应注意a、b所接引脚的选择，另在实验中clock0及clock5的频率是可以自由选择的，但注意要正确选择频率以保障在输出时频率在人耳课接受的范围内。
成绩：
本实验为综合性实验，综合了简单组合电路逻辑,QuartusII的使用方法,多层次电路设计、仿真和硬件测试等内容。
7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。
7段数码显示译码器的输出信号LED7S的7位分别接共阴7段数码管的7个段，高位在左，低位在右。
例如当LED7S输出为“”时，数码管的7个段：
g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；
接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，此时实体说明中的LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0）应改为…（7DOWNTO0）。
利用QuartusII完成7段数码显示译码器的文本编辑输入（decl7s.vhd）和仿真测试等步骤，最后在实验系统上进行硬件测试，实际验证本项实验的功能。
实验实现代码如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDECL7SIS
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;
END;
ARCHITECTUREoneOFDECL7SIS
PROCESS（A）
BEGIN
CASEAIS
WHEN"
0000"
=>
LED7S<
="
"
;
0001"
WHEN"
0010"
0011"
0100"
0101"
0110"
0111"
1000"
1001"
WHEN"
1010"
1011"
1100"
1101"
1110"
1111"
WHENOTHERS=>
NULL;
ENDCASE;
ENDPROCESS;
END
编译后结果：
仿真后波形如下：
实验结果：
实验四用原理图输入方法设计8位全加器
本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的原理图输入方法、层次化设计的方法等内容。
其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。
学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。
1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。
先设计底层文件：
半加器，再设计顶层文件全加器。
（1）半加器的设计：
半加器表达式：
进位：
co=aandb
和：
so=axnor（notb）
半加器原理图如下：
（2）全加器的设计:
全加器原理图如下：
（3）8位全加器的设计:
8位全加器原理图如下：
按照以上介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。
根据实验原理图设计，最后编译加载后在试验箱上的测试结果如下图所示：
在实验完成加载后，可以由键1、2和键3、4控制两位加数的大小，并在数码管6和5上显示加数和，如图中所示即为22+14=36的实现过程。
实验结果表示该实验可成功实现加法功能，只要不使加数和太大以致溢出即可。
该实验在结果测试中出现了一些问题，如图中所示结果正确。
而当两位加数的任意一个的低位为1时，会出现和的结果少加1的情况。
如21+14即会出现和为34，而当使21变为22时结果便会正确显示。
该问题未得到解决。
在测试时还应当注意结果溢出的问题，因此要选择合适的测试数据。
本实验为设计性实验。
将VHDL硬件描述语言,简单组合电路逻辑QuartusII的使用等知识应用到实际硬件电路设计中。
其目的是学会在EDA软件平台中利用VHDL硬件描述语言设计电路.设计要求利用数控分频器设计乐曲硬件演奏电路。
与利用微处理器（CPU或MCU）来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于功能强大的EDA工具和硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。
本实验设计项目是“梁祝”乐曲演奏电路的实现。
我们知道，组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需的两个基本要素，问题是如何来获取这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现所希望乐曲的演奏效果。
乐曲硬件演奏电路的顶层文件原理图如图5-1所示，主系统由3个模块组成：
NoteTabs.vhd、ToneTaba.vhd和Speakera.vhd。
其中，模块U1（NoteTabs）类似于弹琴的人的手指；
模块U2（ToneTaba）类似于琴键；
模块U3（Speakera）类似于琴弦或音调发声器。
图5-1乐曲硬件演奏电路的顶层文件原理图
下面介绍图5-1的工作原理：
1、音符的频率可以由图4-1中的Speakera获得，这是一个数控分频器。
由其clk端输入一具有较高频率（这里是12MHz）的信号，通过Speakera分频后由SPKOUT输出，由于直接从数控分频器中出来的输出信号是脉宽极窄的脉冲式信号，为了有利于驱动扬声器，需另加一个D触发器以均衡其占空比，但这时的频率将是原来的1/2。
Speakera对clk输入信号的分频比由11位预置数Tone[10..0]决定。
SPKOUT的输出频率将决定每一音符的音调，这样，分频计数器的预置值Tone[10..0]与SPKOUT的输出频率，就有了对应关系。
例如在TONETABA模块中若取Tone[10..0]=1036，将发音符为"
3"
音的信号频率。
2、音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定，图5-1中模块ToneTaba的功能首先是为Speakera提供决定所发音符的分频预置数，而此数在Speakera输入口停留的时间即为此音符的节拍值。
模块ToneTaba是乐曲简谱码对应的分频预置数查表电路，其中设置了“梁祝”乐曲全部音符所对应的分频预置数，共13个，每一音符的停留时间由音乐节拍和音调发生器模块NoteTabs的clk的输入频率决定，在此为4Hz。
这13个值的输出由对应于ToneTaba的4位输入值Index[3..0]确定，而Index[3..0]最多有16种可选值。
输向ToneTaba中Index[3..0]的值ToneIndex[3..0]的输出值与持续的时间由模块NoteTabs决定。
3、在NoteTabs中设置了一个8位二进制计数器（计数最大值为138），作为音符数据ROM的地址发生器。
这个计数器的计数频率选为4Hz，即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒时，四四拍的4分音符持续时间。
例如，NoteTabs在以下的VHDL逻辑描述中，“梁祝”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒时间，相应地，所对应的“3”音符分频预置值为1036，在Speakera的输入端停留了1秒。
随着NoteTabs中的计数器按4Hz的时钟速率作加法计数时，即随地址值递增时，音符数据ROM中的音符数据将从ROM中通过ToneIndex[3..0]端口输向ToneTaba模块，“梁祝”乐曲就开始连续自然地演奏起来了。
首先给出该电路的各个基本模块，再利用QuartusII完成各个模块的文本编辑输入和仿真测试等步骤。
完成此项设计，并在EDA实验系统上的FPGA目标器件中实现之。
在模式5下，扬声器会根据所设定的频率有节奏的奏出乐曲，当然也可通过改变试验箱上短路帽的位置来改变扬声器输出乐曲的节奏快慢。
在该实验的最后实现了实验奏出乐曲的结果，然而根据实验给定的频率设定，奏出乐曲的节奏快慢与实际不符。
虽然实验结果并不完美，但也增加对实验的理解及相关知识内容的应用能力，为完善实验奠定了基础。
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