任意波形发生器设计.docx

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任意波形发生器设计

任意波形发生器设计（总23页）

学号：

毕业设计

题目：

任意波形发生器设计

作者

刘慧

届别

2016

院部

物理与电子学院

专业

电子科学与技术

指导老师

易立华

职称

副教授

完成时间

摘要

任意波形发生器（ArbitraryWaveformGenerator,AWG）作为一种多波型的信号发生器，它不仅可以产生锯齿波、正弦波等常规波形，而且还能表现出载波调制的多样化特点，使波形发生调幅、调相、调频和脉冲调制等。

甚至能利用计算机软件实现波形的编辑，生成用户所需要的任意波形。

任意波形发生器广泛应用于自动控制、电子电路和科学试验领域，是一款给电子测量工作提供符合技术要求的电信号设备。

因此在各个领域都得到迅猛的发展。

本论文设计一款任意波形发生器，该系统由输入模块、FPGA模块、DAC数模转换模块、显示模块4个部分组成。

该设计将虚拟化的仪器技术、串行总线接口技术和直接数字频率合成技术完美地结合在一起，以现场可编程门阵列（FPGA）作为硬件基础，然后再通过逻辑设计、系统软件设计和系统硬件电路设计，实现了一款基于直接数字频率合成技术的低成本、便携式、可扩展的可立即使用的任意波形发生器。

关键词：

数字频率合成器；verilog；FPGA；仿真

Abstract

Arbitrarywaveformgenerator（ArbitraryWaveformGenerator,AWG）isamultiwavesignalgenerator.Itcannotonlygeneratesasawtoothwave,sinewaveandsoonconventionalwaveformandthediversificationofthemodulatedcarrier,sothatthewaveformoccurrenceamplitudemodulation,phasemodulation,frequencymodulationandpulsemodulation.Canevenusecomputersoftwaretorealizethewaveformoftheeditor,theuserneedstogeneratearbitrarywaveform.Arbitrarywaveformgeneratoriswidelyusedinthefieldofautomaticcontrol,electroniccircuitandscientificexperiment.Itisanelectricalsignalequipmentwhichmeetsthetechnicalrequirementsforelectronicpaperdesignsanarbitrarywaveformgenerator,whichiscomposedof4parts,inputmodule,FPGAmodule,DACmoduleanddisplaymodule.Thedesignthevirtualinstrumenttechnology,serialbusinterfacetechnologyanddirectdigitalfrequencysynthesistechnologyperfectcombinationtogether,convertibletofieldprogrammablegatearray（FPGA）asthebasisofhardware,andthenthroughthelogicdesign,systemsoftwaredesignandthehardwarecircuitdesign,andtheimplementationofaarbitrarywaveformgeneratorbasedondirectdigitalfrequencysynthesistechnologyoflowcost,portable,scalableandcanbeimmediatelyused.

Keywords:

Digitalfrequencysynthesizer;Verilog;FPGA;Simulation

第一章　绪论

引言

波形发生器是我们生活中一种十分常见的电子测试仪器，能够为待测电路形成需要的数据信号，不仅具有精度很高、很好的稳定性、操作很简单等众多优点，而且还能对波形、波形的频率、波形的幅值和波形图的状态控制，甚至被用来虚拟出各种各样复杂而繁琐的信号。

随着通信、雷达的不断发展，对信号源的频率稳定度、频谱纯度、频率范围和输出频率的个数以及信号波形的形状也提出越来越多的要求。

不仅要求能产生正弦波、方波等标准波形，还能根据需要产生任意波形，且操作方便，输出波形质量好，输出频率范围宽，输出频率稳定度、准确度及分辨率高，频率转换速度快且频率转换时输出波形相位连续等。

可见，研究制作高性能的任意波形发生器十分有必要，而且意义重大。

伴随着经济技术的飞速发展，电子科学领域的不断进步，开发具有高性能的、达到人们所需要的波形发生器受到了电子科学界的极大关注。

传统的信号发生器在某些特殊的情况已经不再能满足人们的需求，主要是因为在大多数的研究领域中，不仅要求一些规则的信号，同时还要求一些不规则信号来应用于特殊的系统研究，因此，人们对所需激励源的测试要求不断提高，尤其是对于波形发生器输出波形的类型、波形的频率范围、频率精度以及频率的稳定度都提出了更高的要求。

现在市面上的波形发生器大都采用了DDS（DirectDigitalSynthesizer，直接数字式频率合成器）技术，这种技术由美国学者、和于1971年首次提出。

但是由于DDS芯片内部的数据结构等都是固定的，不容易改变，使得输出波形的种类有限，系统的可配置性和灵活性也被受到了限制，而且功耗还是比较大、成本也比较高。

后来，伴随着现场可编程门阵列FPGA技术的日益发展，越来越多的人开始关注利用FPGA技术来完成波形发生器的设计。

任意波形发生器国内外发展现状

由于国外对波形发生器的研究相对于国内来说起步比较早，它们的产品无论在技术上，还是在市场占有率上都处于有利领先的地位，为了打破国外波形发生器的垄断的格面，并缩小我过与国外在这方面技术上的差距。

我国在20世纪90年代便开始自主研发生产波形发生器，并取得了较好的成绩，较突出的有北京的RIGOL公司，但是其生产的产品在种类、功能和性能等方面仍然与国外存在着一定的差距，而且高端产品的价格十分昂贵，都在十几万元左右，低端一点的都要几千元。

因此，继续把重点放在波形发生器相关技术的研究工作上，研制具备低成本、高性能的波形发生器将会对我国电子技术的发展和国际影响力都具有极大的促进和推动作用，具有非常广阔的发展前景。

从任意波形发生器的历史发展到至今，根据产品的结构形式可将其分为三种：

（1）独立仪器结构形式；

（2）PC总线式；（3）VXI模块式。

问题的提出

由于现场可编程门阵列FPGA的应用领域非常广泛。

在数据采集领域，通常的实现方法是利用A/D转换器将模拟信号转换为数字信号之后，再送给处理器。

但是对于高速的A/D和D/A转换芯片来说，FPGA可以完成数据采集的粘合逻辑功能。

在逻辑接口领域中，传统的设计大多都需要专用的接口芯片，如果需要的接口较多，那么将需要较多的外围芯片，体积、功耗都很大。

但采用FPGA的方案后，接口逻辑都可以在FPGA内部来实现，使电路的设计结构更加美观，在很大的程度上简化了外围电路的设计。

因此，利用现场可编程门阵列FPGA和D/A转换芯片来搭建波形发生模块，会使得设计更加灵活，输出波形更加能够适应实践的需求。

此外，FPGA芯片支持在线可编程，能随时根据设计需求，对系统进行在线升级，达到符合要求的最佳设计。

本设计的设计目标是根据任意波形发生器的特点以及应用情况设计出一种使用简单、性能优良的一款任意波形发生器，再结合新一代的高性能芯片，该器件能够产生三角波、正弦波、方波等任意常用的波形信号，甚至能够根据用户的需要生成任意波形。

该论文主要是研究基于FPGA技术下的如何确定任意波形发生器的设计方案，设计模块以及设计结构和系统设计，该如何解决实际操作的过程出现的波形失真等问题。

主要研究工作及内容安排

第一章写绪论，阐述了课题的主要内容和和本设计要完成的目标，并分析了任意波形发生器的国内外发展现状。

第二章主要对直接数字频率合成技术（即DDS技术）的原理做理论分析，并且对DDS技术性能上的优点和缺点分别进行了说明。

第三章介绍了FPGA的整个设计结构并加以说明，并详细介绍了FPGA的发展历史背景及优点。

第四章制定了整个系统的设计流程，分别从不同模块分析了整个设计的详细流程。

第五章为整个设计作总结，对整个论文工作作总结，并指出今后的努力方向。

第二章直接数字频率合成器原理及性能分析

直接数字频率合成技术的基本原理

首先，直接数字频率合成（DirectDigitalSynthesizer）电路的实现是整个电路系统设计的关键。

直接数字频率合成电路工作时第一步对需要的波形进行采样，将采样数值存入波形存储器作为查找表，然后经过查找表把数据读出来，再经过D/A转换器将数字信号转化成为模拟信号，并通过低通滤波器将DAC转换器输出的阶梯波转换成光滑的连续信号，最后把存入的数据重新合成出来。

直接数字频率合成电路的基本结构一般包括以下几部分：

相位累加器、波形存储器ROM、数模转换器DAC以及低通滤波器等。

直接数字频率合成器原理结构框图如图2-1所示。

图2-1直接数字频率合成器原理框图

在图2-1中，设

为参考时钟频率，P为相位控制字。

N为相位累加器的字长，K为频率控制字，M为ROM数据位和D/A转换器的字长。

相位累加器在时钟

的控制下以补偿K累加，输出的N位二进制码经过处理（截断处理）后与相位字相加，结果作为ROM的输入地址，对波形ROM进行寻址。

合成信号的波形取决于ROM中存储的幅度码，因此可以用DDS产生任意波形。

ROM中输出的M位的幅度码经D/A转换后就可得到合成波形。

DDS工作时，频率控制字FCW在每个时钟周期内与相位累加器相加，相位控制字PCW则是作为相位累加器的初始值，相位累加器得到的相位值（0~2）在每一个时钟周期内以二进制码的形式去寻址波形查找表，将相位信息转变为相应的数字化波形幅度值。

数字化波形送入D/A转换器将数字波形变换成阶梯状的模拟波形输出，最后通过低通滤波器滤除其他干扰频率成分，得到最终需要的实际波形信号的输出。

DDS输出的波形频率值与采样时钟关系如2-1式所示：

（2-1）

DDS的输出波形相位值见2-2式：

（2-2）

其中

是最终输出的起始相位，N是相位宽度，P是相位控制字。

DDS技术的性能分析

DDS的主要优点有：

（1）频率分辨率高

由2-1式可以看出，DDS输出频率与系统时针成正比，与相位宽度成反比，其分辨率为：

相位宽度每增加一位，频率分辨率缩小一倍。

根据现如今器件水平，频率分辨率很容易做到

Hz的水平。

因此DDS具有较高的频率分辨率。

（2）频率改变时间短

DDS的频率转换时间指的是频率控制字的传输时间以及以低通滤波器为主的器件频率响应时间的和。

频率转换时间指的是从发出频率转换指令开始至频率转换完成，最后到进入允许的相位误差范围内需要的时间。

和锁相环和模拟振荡器等不同在于，DDS的内部是一个开环系统能，能够快速进行频率的切换。

（3）可控性能优良。

DDS芯片在实际的操作应用中，步骤简单可行 ，过程也非常方便快捷，易于操作盒控制。

（4）信号质量精准可靠。

专用DDS芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号；利用DDS器件也能输出较高质量的信号，虽然达不到专用DDS芯片的水平，但信号精度误差在允许范围之内。

（5）成本低廉。

专用DDS芯片价格较高，而用FPGA器件设计的DDS电路嵌入到系统中并不会使成本增加多少。

（6）任意波形输出能力。

根据Nyquist定理，如果波形中所包含的高频分量小于取样频率的一半，则输出的波形完全取决于储存器的数据信号。

那么这个波形就能够由DDS来产生，而且由于DDS为模块化的结构，因此，只需要变更存储器里面的信号就可以利用DDS器件来产生出三角弦、矩形波、正弦波等任意波形。

但是DDS也有自身很明显的缺点：

（1）输出信号的杂散相对来说很大；

（2）输出带宽较窄。

受器件速度（特别是DAC）的限制较为严重。

（3）输出波形的数据信号的带宽也被限制。

DDS的输出杂散很大，造成这样的原因是信号合成过程中的相位截断误差、A/D转换器的误差和D/A转换器的非线性。

由于科学技术的飞速发展，这些缺点正逐步得到克服。

比如可以通过增长ROM波形的长度也能实现减小相位截断误差的目的：

通过增加ROM波形的字长和D/A转换器的精度来使得D/A量化误差减小等。

当然，总是通过靠增加字长和ROM波形的深度和的方法来减小杂散对性能的提高必然会受到一定的限制。

在较新的DDS芯片中普遍采用了12bit的D/A转换器。

在已有的研究中，也就DDS输出的频谱做了大量的数据实验分析后，也得出了其杂波抑制差。

DDS全数字结构带来了很多优点，但正是由于这种结构以及访问查找表时采用的相位截断、DAC位数有限等决定了DDS的杂波抑制较差。

第三章FPGA设计流程

FPGA简介

FPGA（FieldProgrammableGateArray，现场可编程门阵列）为1984年由Xilinx公司发明的，FPGA是可以再编程的芯片。

用户可以通过对FPGA器件编程实现所需要的逻辑功能。

只要通过改变芯片内部集成电路和布线情况，无需修改外围电路板便可以改变电路的逻辑功能。

相对于CPLD（ComplexProgrammableLogicDevice，）复杂可编程逻辑器件而说，FPGA更加适合精准度高的电路中较多的数字系统。

在这两类可编程逻辑器件中，CPLD提供的逻辑资源相对来说较少，而FPGA提供的优良的性能、精准的密度和丰富的资源。

因此FPGA技术已经在世界各个领域中占据了很重要的地位。

相对于ASIC（ApplicationSepcificIntergratedGircuits，专用集成电路）而言，FPGA是半通用的器件。

若想要改变电路功能，则不需要重新定义和设计ASIC的时间。

自1984年Xilinx公司推出的第一片现场可编程逻辑器件（FPGA）至今，FPGA已经历了30几年的快速发展历程。

特别是近几年来，更是发展迅速。

FPGA的逻辑规模已经从最初的1000个可用门发展到现在的1000万个可用门。

FPGA的优点

利用FPGA技术采用直接数字式频率合成器（DirectDigitalFrequencySynthesis，简称DDS或DDFS）的方式，在FPGA中定义Rom空间来存储所需要波形的量化数据，根据不同的频率要求以频率控制字作为步进对相位增量进行累加，以累加相位值作为地址码读取存放在存储器内部的波形数据，经D/A转换和幅度控制，再经过滤波器滤波便可以得到所需要的波形。

DDFS具有相对带宽很宽，频率转换时间极短（可小于20nS），频率分辨率可以做到很高等优点；另外，全数字化结构便于集成，输出相位连续，而且理论上可以实现任意波形，能够比较全面的满足题目的要求。

（1）性能

利用硬件并行的优势，FPGA打破了顺序执行的模式，在每个时钟周期内完成更多的处理任务，超越了数字信号处理器（DSP）的运算能力。

著名的分析与基准测试公司BDTI，发布基准表明在某些应用方面，FPGA每美元的处理能力是DSP解决方案的多倍。

在硬件层面控制输入和输出（I/O）为满足应用需求提供了更快速的响应时间和专业化的功能。

（2）上市时间

尽管上市的限制条件越来越多，FPGA技术仍提供了灵活性和快速原型的能力。

用户可以测试一个想法或概念，并在硬件中完成验证，而无需经过自定制ASIC设计漫长的制造过程。

由此用户就可在数小时内完成逐步的修改并进行FPGA设计迭代，省去了几周的时间。

商用现成（COTS）硬件可提供连接至用户可编程FPGA芯片的不同类型的I/O。

高层次的软件工具的日益普及降低了学习曲线与抽象层，并经常提供有用的IP核（预置功能）来实现高级控制与信号处理。

（3）成本

自定制ASIC设计的非经常性工程（NRE）费用远远超过基于FPGA的硬件解决方案所产生的费用。

ASIC设计初期的巨大投资表明了原始设备制造商每年需要运输数千种芯片，但更多的最终用户需要的是自定义硬件功能，从而实现数十至数百种系统的开发。

可编程芯片的特性意味着用户可以节省制造成本以及漫长的交货组装时间。

系统的需求时时都会发生改变，但改变FPGA设计所产生的成本相对ASCI的巨额费用来说是微不足道的。

（4）稳定性

软件工具提供了编程环境，FPGA电路是真正的编程“硬”执行过程。

基于处理器的系统往往包含了多个抽象层，可在多个进程之间计划任务、共享资源。

驱动层控制着硬件资源，而操作系统管理内存和处理器的带宽。

对于任何给定的处理器内核，一次只能执行一个指令，且基于处理器的系统时刻面临着严格限时的任务相互取占的风险。

而FPGA不使用操作系统，拥有真正的并行执行和专注于每一项任务的确定性硬件，可减少稳定性方面出现问题的可能。

（5）长期维护

正如上文所提到的，FPGA芯片是现场可升级的，无需重新设计ASIC所涉及的时间与费用投入。

举例来说，数字通信协议包含了可随时间改变的规范，而基于ASIC的接口可能会造成维护和向前兼容方面的困难。

可重新配置的FPGA芯片能够适应未来需要作出的修改。

随着产品或系统成熟起来，用户无需花费时间重新设计硬件或修改电路板布局就能增强功能。

FPGA的设计结构

这里主要介绍基于FPGA/CPLD器件以实现数字系统的步骤与要点，基于FPGA/CPLD器件是数字系统设计流程如图3-1所示，主要包括设计输入、综合、FPGA/CPLD器件适配、仿真和编程下载等步骤。

图3-1基于FPGA/CPLD的数字系统设计流程

第四章针对任意波形发生器的系统设计

系统设计

FPGA设计框图如图4-1所示。

图4-1FPGA设计框图

FPGA的主要功能是：

（1）产生出与S3C2440一致的接口电路，使其能够接受ARM处理器发出的控制信号；

（2）可以保存频率控制字，然后构成相位累加器，产生出与主时钟频率相同的RAM寻址字；（3）能够用内部的存储模块构成可以存放多种波形数据的ROM，再通过对应的控制线进行多功能选择；（4）构建出两个多波形选择的输出通道，其中的一条通道可具备相移功能；（5）使用内部倍频外部低频晶振源，输出与主时钟同频的时钟，达到驱动片外高速D/A的目的。

该系统可以实现所学常规的固定波形输出和任意波形输出。

相位累加器用于对输入频率控制字进行累加运算，输入频率控制字决定输出信号的频率和频率分辨率。

因此相位累加器是整个DDS性能的关键部分。

传统的相位累加器是用1个加法器加1个D触发器组成，调用其中的1个宏模块设置成32位数据相加，再加另一个32位的宏模块，就可以组成相位累加器。

FPGA的模块划分

FPGA设计模块流程图如图4-2所示。

整个设计有一个顶层模块，按照功能要求划分成三个功能模块，其中DDS控制模块是整个DDS的核心模块，相对来说比较复杂，又可以划分成6个模块。

DDS模块的命令字比较多，一共有8个，每个都是8位，通过3位地址线寻址。

第一个命令字是幅值命令字，用来控制输出波形的幅值，取值范围是0-255，可以将输出电压划分为255个电压等级。

第二个命令字是波形数据命令字，它主要存放即将写入查找表中的数据。

第三个命令字是查找表地址命令字，它主要存放选中的查找表的地址。

第四、五、六个命令字是分频系数命令字，一共24位，用来将输入的全局时钟分频，作为相位累加器的时钟源，3个命令字中依次为低八位、中八位、高八位。

第七个的命令字是频率控制命令字，主要存放频率控制字，频率控制字一共12位，它存放其中低八位，最后的命令字是控制命令字，其中高四位用来存放频率控制字的高四位，最低位用来控制查找表的写入，当它为高电平时，将波形数据命令字中数据写入查找表地址命令字中的地址。

该命令字的第二位控制启动波形生成，当它为高电平时，DDS模块开始输出波形，当它为低电平是，停止输出波形。

时钟模块

由耐奎斯特采样定理如要得到输出频率为20MHz的信号，那么，所输入的信号时钟频率必须得达到50MHz以上。

采样的频率越高，输出的波形的平坦度越好，同时波形的的采样点数也就越多，那么所获得的波形的质量也就越好。

本设计中的DDS模块是一个高速模块，所以，对系统时钟也就有很高的要求，不仅需要有很高的稳定性，而且还需要有较高的频率，如果在FPGA的时钟端直接加一个高频晶振，时钟不会稳定，而且费用将会很高，功耗会很大。

所以在本篇论文中，直接采用Altera公司的PLL核，在FPGA时钟端只要加一个低频晶振，那么就可以通过。

如图4-3中为用一个低频晶振生成出的PLL的实例图，它们两个时钟都是都一个PLL所产生的，因此，输出的时钟偏移都在允许范围内。

时钟倍频模块如图4-3所示。

图4-3时钟倍频模块

D/A转换模块

N位的D/A转换器方框图如图4-4所示。

图4-4n位的D/A转换器方框图

从DDS的波形存储器输出的仍只是代表波形幅度量化值的N位数字信号，要得到模拟输出信号还需经D/A转换电路进行数一摸转换电路。

D/A转换器是由电阻解码网络以及二进制数码控制的开关组成，并根据应用需要附加了一些功能电路构成的。

D/A转换器将每一位的代码按其权的大小转换成相应的模拟量，然后将这些模拟量相加，即可得与数字量成正比的总模拟量，从而实现了数模转换。

另外，系统还要求能够做到输出波形幅度、相位、频率可调。

这样如果要做到幅度可调就必须调节数模转换的基准电压。

而数模转换的输出模拟量的大小与基准电压有关。

48位寄存器设计

本设计采用了48位寄存器，用来存储从ARM处理器读取的48位控制信号。

其中控制信号的低16位用于作波形的选择，相位的偏移。

控制信号的高位当作频率控制字使用，结合FPGA的累加器产生32位地址数据。

利用这个地址从波形存储器里将波形调用出来，输出相应的波形。

VerilogHDL程序：

ModuleR_SYDFF（RB,D,CLK,Q）;

InputRB,CLK;

Input[47:

0]D;

Output[47:

0]Q;

Reg[47:

0]Q;

always@（posedgeCLKornegedgeRB）

Q<=（!

RB）0:

D;

Endmodule

将上述程序利用quartusII仿真出来图形如下图4-5所示。

图4-548位寄存器仿真图

从仿真结果可以看出从外部输入的值D已经被存放在FPGA划分出来的寄存器Q当中。

实现了48位寄存器的功能。

地址发生器模块

地址发生器模块包含相位累加器和相位控制器，其中相位累加器是DDS模块的核心部件，完成接收单片机送来的频率、相位等控制数据。

本模块主要通过编程