数电110章自测题及答案2Word文档格式.docx

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1、逻辑变量和逻辑函数的取值只有0和1两种可能。

（√）

2、逻辑函数Y=ABCD的与-或表达式是Y=（A+B）（C+D）。

（×

）

3、逻辑函数Y=A+BC又可写成Y=（A+B）（A+C）。

4、用卡诺图化简逻辑函数时，合并相邻项的个数为偶数个最小项。

）

5、逻辑函数Y最小项表达式中缺少的编号就是逻辑函数Y最大项的编号。

6、实现逻辑函数Y=ABCD可用一个4输入或门。

7、与非门的逻辑功能是：

输入有0时，输出为0；

只有输入都为1，输出才为1。

（×

8、当X·

Y=1+Y时，则X=1、Y=1。

三、选择题

1、标准与-或表达式是

（B）

A、与项相或的表达式

B、

最小项相或的表达式

C、最大项相与的表达式

D、

或项相与的表达式

2、标准或-与表达式是

（C）

3、一个输入为A、B的两输入端与非门，为保证输出低电平，要求输入为（D）

A、A=1、B=0B、A=0、B=1

C、A=0、B=0D、A=1、B=1

4、要使输入为A、B的两输入或门输出低电平，要求输入为（C）

5、n个变量的逻辑函数全部最大项有（C）

A、n个B、2n个

B）A、两个

C、2n个D、2n-1个

6、实现逻辑函数YABCD需用

与非门B、三个与非门

C、两个或非门D、三个或非门

第三章集成逻辑门电路

1、在数字逻辑电路中，三极管工作在饱和状态和截止状态。

2、和TTL门电路相比，CMOS门电路的优点为静态功耗小、噪声容限大、输入电阻高。

3、TTL与非门输出低电平时，带灌电流负载，输出高电平时，带拉电流负载。

4、三态输出门输出的三个状态分别为高阻、高电平、低电平。

5、和TTL门电路相比，I2L门电路的主要优点是集成度高、功耗小、品质因数好。

6、某TTL与非门的延迟时间tPLH=15ns、tPHL=10ns，输出信号为占空比q=50%的方波，则该方波的频率不得高于40MHZ。

7、TTL与非门多余输入端的连接方法为接高电平（或VCC）、悬空、和有用输入端并接。

8、TTL或非门多余输入端的连接方法为接地（低电平），和有用输入端并接。

9、漏极开路门（OD门）使用时，输出端与电源之间应外接负载电阻。

10、HCMOS系列门电路的工作速度与TTL门电路的74LS系列相当，CT74HCT系列能与TTL门电路相互兼容。

1、二输入端与非门的一个输入端接高电平时，可构成反相器。

（√）

2、异或门一个输入端接高电平时，可构成反相器。

3、同或门一个输入端接低电平时，可构成反相器。

4、二输入端或非门的一个输入端接低电平时，可构成反相器。

5、CMOS与非门输入端悬空时，相当于输入高电平。

（）

6、与非门输出低电平时，接拉电流负载。

7、ECL门电路的工作频率比其他集成电路都高。

8、多个集电极开路门（OC门）输出端并联且通过电阻接电源时，可实现线与。

（√）

9、CMOS传输门可输出高阻、高电平、低电平。

10、电源电压相同时，TTL与非门的抗干扰能力比CMOS与非门强。

（）三、选择题

1、二输入端的与门一个输入端高电平，另一个输入信号时，则输出与输入信号的关系是

（A）

A、同相B、反相C、高电平D、低电平

2、TTL与非门带同类门电路灌电流负载个数增多时，其输出低电平（B）

A、不变B、上升C、下降

3、要使输出的数字信号和输入的反相，应采用（C）

A、与门B、或门C、非门D、传输门

4、异或门一个输入端接高电平，另一个输入信号时，则输出与输入信号的关系是

（D）A、高电平B、

低电平C、同相D、反相

5、二输入端的或门一个输入端接低电平，另一个输入端接入脉冲信号时，则输出与输入信号的关系是（A）

A、同相B、反相C、高电平D、低电平

6、已知输入A、B和输出Y的波形如图3.1所示，能实现此波形的门电路是（D）

A、与非门B、或非门C、异或门D、同或门

7、已知输入A、B和输出Y的波形图如图3.2所示，能实现此波形的门电路是（C）

8、、已知输入A、B和输出Y的波形图如图3.3所示，能实现此波形的门电路是（A）

第四章组合逻辑电路

1、组合逻辑电路的特点是输出状态只与输入信号有关，和电路原有状态无关，其基本单元电路是门电路。

2、编码器是对输入信号进行编码的电路，优先编码器只对优先级别最高的输入信号进行编码。

3、输入3位二进制代码的二进制译码器应有8个输出端，共输出8个最小项。

如用输出低

电平有效的3线-8线译码器实现3个逻辑函数时，需用3个与非门。

4、8选1数据选择器在所有输入数据都为1时，其输出标准与或表达式共有8个最小项。

5、数据选择器只能用来实现单输出逻辑函数，而二进制译码器不但可用来实现单输出逻辑函数，而且还可以用来实现多输出逻辑函数。

6、8位二进制串行进位加法器由8个全加器组成，可完成8位二进制数相加。

7、数值比较器的功能是用以比较两组二进制数的大小或相等的电路，当输入二进制数

A=1111和B=1101时，则它们比较的结果为A>

B。

8、4线-七段译码器/驱动器输出高电平有效时，用来驱动共阴极数码管；

如输出低电平有效时，用来驱动共阳极数码管。

9、分析组合逻辑电路时，一般根据逻辑图写出输出逻辑函数表达式；

设计组合逻辑电路时，

根据设计列出真值表（功能表），再写出输出逻辑函数表达式。

10、在组合逻辑电路中，消除竞争冒险现象主要方法有加选通脉冲、输出端并接滤波电路、

修改设计增加冗余项。

1、组合逻辑电路全部由门电路组成。

2、组合逻辑电路只有多输出端，没有单输出端的。

3、优先编码器只对多个输出编码信号中优先权最高的信号进行编码（√）

4、译码器的作用就是将输入的代码译成特定信号输出。

5、显示译码器主要由编码器和驱动电路组成。

6、全加器只能用于对两个1位二进制数相加。

7、数据选择器根据地址码的不同从多路输入数据中选择其中一路数据输出。

8、数值比较器是用于比较两组二进制数大小的电路。

9、加法器是用于对两组二进制进行比较的电路。

10、组合逻辑电路在没有竞争时会产生冒险。

1、分析组合逻辑电路的目的是要得到（B）

A、逻辑电路图B、逻辑电路的功能

C、逻辑函数式D、逻辑电路的真值表

2、设计组合逻辑电路的目的是要得到（A）

3、二-十进制编码器的输入编码信号应有（D）

A、2个B、4个C、8个D、10个

4、和4位串行进位加法器相比，使用4位超前进位加法器的目的是（B）

A、完成4位加法运算B、提高加法运算速度

C、完成串并行加法运算D、完成加法运算自动进位

5、将一个输入数据送到多路输出指定通道上的电路是（A）

A、数据分配器B、数据选择器

C、数据比较器D、编码器

6、从多个输入数据中其中一个输出的电路是（B）

7、4线-10线译码器如输入状态只有Y2=0，其余输出均为1，则它的输入状态为

（C）A、0011B、1000C、0010D、10018、为使3线-8线译码器CT74LS138能正常工作，使能端STASTBSTC的电平应取

A、111B、011C、100D、101

9、能对二进制数进行比较的电路是（A）

A、数据比较器B、数据分配器

C、数据选择器D、编码器

10、输入n位二进制代码的二进制译码其，输出端个数为（C）

1、触发器有两个互补输出端Q和Q，当Q=0、Q=1时，触发器处于0状态；

当Q=1、Q=0

时，触发器处于1状态，可见，触发器的状态是指Q端的状态。

2、在同步RS触发器的特性方程中，约束条件为RS=0，说明这两个输入信号不能同时为1。

3、触发器具有两个稳定状态，在外信号作用下这两个稳定状态可相互转换。

4、基本RS触发器有置1、置0、保持三种可使用的功能。

对于由与非门组成的基本RS触

发器，在RD=1、SD=0时，触发器置1；

在RD=1、SD=1时，触发器保持；

在RD=0、SD

=1时，触发器置0；

不允许RD=0、SD=0存在，排除这种情况出现的约束条件是RD+SD

=1。

5、由或非门组成的基本RS触发器，在RD=0、SD=1时，触发器置1；

在RD=1、SD=0时，触发器置0；

在RD=0、SD=0时，触发器保持；

不允许RD=1、SD=1存在，排除这种情况出现的约束条件是RDSD=0。

n1n

6、边沿JK触发器具有置1、置0、保持、计数（翻转）功能，其特性方程为Qn1JQKQ。

对于具有异步置0端RD和置1端SD的TTL边沿JK触发器，在RD=1、SD=1时，要使Qn1Qn要求J=1、K=1；

如要使Qn1Qn，则要求J=0、K=0；

如要使Qn11，则要求J=1、K=0；

如要使Qn10，则要求J=0、K=1。

7、维持阻塞D触发器具有置0和置1功能，其特性方程为Qn1D。

如将输入端D和输出端Q相连，则D触发器处于计数（翻转）状态。

8、触发器具有2个稳定状态，它可存储1位二进制信息。

如要存储8位二进制信息时，需要8个触发器。

1、由与非门组成的基本RS触发器在RD=1、SD=0时，触发器置1。

2、由或非门组成的基本RS触发器在RD=1、SD=0时，触发器置1。

3、同步D触发器在CP=1期间，D端输入信号变化时，对输出Q端的状态没有影响。

（）

4、同步JK触发器在CP=1期间，J、K端输入信号发生变化时，对输出Q端的状态相应发生变化。

5、边沿JK触发器在CP=1期间，J、K端输入信号变化时，对输出Q端的状态没有影响。

6、边沿JK触发器在输入J=1、K=1，时钟脉冲的频率为64kHz时，则输出Q端的脉冲频率为32kHz。

7、具有低电平有效的异步置0端RD和置1端SD的TTL边沿JK触发器，在RD=0、SD

√）

=1时，只能被置0，与J、K端输入信号没关系。

8、维持阻塞D触发器在输入D=1时，输入时钟脉冲CP上升沿后，触发器只能翻到1状态。

（√）

A、RD=SD=0

C、RD=SD=1

B、RD=0、SD=1

D、RD=1、SD=0

3、在下列触发器中，没有约束条件的是

A、基本RS触发器B、同步RS触发器

C、主从RS触发器D、边沿触发器

SD=1，且J=1、K=1时，如输入时

则触发器状态为

来之后变为J=0、K=1，则触发器状态为

A、0状态

B、1状态

C、

状态不变

D、状态不确定

6边沿触发器只能用

A、电平触发

B、边沿触发

正脉冲触发

D、负脉冲触发

B、1状态C、状态不变

5、下降沿触发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1、K=0，而在CP下降沿到

7、下降沿触发的边沿

JK触发器CT74LS112的RD=1、

钟脉冲的频率为110kHz的方波，，则Q端输出脉冲的频率为（C）

B、220kHzB、110kHzC、55kHzD、27.5kHz

8、要将维持阻塞D触发器CT74LS74输出Q置为低电平0时，则输入为（D）

第六章时序逻辑电路

1、时序逻辑电路由组合逻辑电路和存储电路两部分组成，其中存储电路必不可少。

2、描述同步时序逻辑电路的三组方程分别是：

输出方程、驱动方程、状态方程。

3、在同步时序逻辑电路中，所有触发器的时钟端都连在一起接同一个时钟信号源；

在异步

时序逻辑电路中，不是所有触发器的时钟cp端都连在同一个时钟信号源。

4、在计时器中，循环工作的状态称为有效状态，如进入无效状态时，继续输入时钟脉冲后，能自动返回有效状态，称为能自启动。

5、集成计数器的清零方式分为：

同步清零和异步清零；

置数方式分为同步置数和异步置数。

因此，集成计数器构成任意进制计数器的方法有反馈清零和反馈置数法两种。

6、由4个触发器组成的4位二进制加法计数器共有16个有效计数状态，其最大计数值为

15。

7、3.2MHz的脉冲信号经一级10分频后输出为320kHz，再经一级8分频后输出为40kHz，最后经16分频后输出2.5kHz。

8、用以暂时存放数码的数字逻辑部件，称为寄存器，根据作用的不同可分为基本寄存器和

移位寄存器两大类。

移位寄存器又分为左移位寄存器、右移位寄存器和双移位寄存器。

9、4位移位寄存器可寄存4个数码，如将这些数码全部从串行输出端输出时，需输入4个移位脉冲。

10、顺序脉冲发生器是用来产生一组按照事先规定的顺序脉冲。

1、时序逻辑电路是由触发器和组合逻辑电路组成。

（对）

2、和异步计数器相比，同步计数器的显著优点是工作频率高。

3、如时序逻辑电路中的存储电路受统一的时钟脉冲控制，则为同步时序逻辑电路。

4、4位二进制计数器是一个十五分频电路。

（错）

5、同步计数器和异步计数器级联后仍为同步计数器。

6、同步时序逻辑电路的分析方法和异步时序逻辑电路的分析方法完全相同。

7、组成异步二进制计数器的各个触发器必须具有翻转功能。

8、十进制计数器只有8421BCD码一种编码方式。

9、由于每个触发器有两个稳定状态，因此，存放8位二进制数时需4个触发器（错）

10、双向移位寄存器不可能同时执行左移和右移功能。

1、时序逻辑电路的主要组成电路是（B）A、与非门和或非门B、触发器和组合逻辑电路

C、施密特触发器和组合逻辑电路D、整形电路和多谐振荡电路

2、如果将边沿D触发器的Q非端和D端相连，则Q端输出脉冲的频率为输入时钟脉冲CP的（A）

A、二分频B、二倍频C、四倍频D、不变

3、一个三进制计数器和一个八进制计数器串接起来后最大计数值为（C）3*8-1

A、5B、19C、23D、31

4、由4个触发器组成的计数器，状态利用率最高的是（D）

A、十进制计数器B、扭环形计数器C、环形计数器D、二进制计数器

5、由两个模数分别为M、N的计数器级联成的计数器，其总的模数为（C）

D、M/N

N进制计数器时，写二进制代码的数是（C）

N进制计数器时，写二进制代码的数是（B）

A、M+NB、M-NC、M*N

6、利用集成计数器的同步清零功能构成A、2NB、NC、N-1D、N+1

7、利用集成计数器的异步置数功能构成A、2NB、NC、N-1D、N+1

8、加/减计数器的功能是（D）

A、既能进行同步计数又能进行异步计数

B、既能进行二进制计数又能进行十进制计数

C、加法计数和减法计数同时进行

D、既能进行加法计数又能进行减法计数

9、由上升沿D触发器构成异步二进制减法计数器时、最低位触发器CP端接时钟脉冲，其

他各触发器CP端应接（A）

A、相邻低位触发器Q端B、相邻低位触发器Q非端

C、相邻高位触发器Q端D、相邻高位触发器Q非端

D端接左移串行输入数据，其

10、由上升沿D触发器构成左移位寄存器时，最右端触发器

UCO时，振

VCC时，

对）

第七章课后部分答案

1、施密特触发器可将输入变化缓慢的信号换成形变换、脉冲整形、幅度鉴别。

2、施密特触发器有两个阈值电压，分别是，

值称为：

回差电压UT

3、555定时器的典型应用有三种，它们分别是：

荡器。

4、以知555定时器组成的施密特触发器的

5、用555定时器组成单稳态触发器时，其置

6、单稳态触发器输出的脉冲的频率和触发器的频率相同的值成正比。

7、在555定时器组成的单稳态触发器中，输出脉冲宽度

8、555定时器组成的多谐振荡器只有两个暂稳态，其输出脉冲的周期

出的脉冲宽度TW=0.7（R1+R2C

9、555定时器组成的多谐振荡器工作在振荡状态时，直接置端

止振荡时，/RD端应接低电平。

10、和一般多谐振荡器相比，石英晶体多谐振荡器的突出优点是二、判断题

1、施密特触发器可将输入的模拟信号变换成矩形脉冲输出2、施密特触发器可将输入宽度不同的脉冲变换成宽度符合要求的脉冲输出

3、单稳态触发器可将输入的任意波形变换长宽度符合要求的脉冲输出。

4、在555定时器组成的单稳态触发器中加大负触发脉冲的宽度可以增大输出脉冲的宽度（错）

5、单稳态触发器可以作时钟脉冲信号资源使用。

（错）

6、在由555定时器组成的多谐振荡器中，电源电压VCC不变，减小控制电压

荡频率会升高。

（对）

7、在由555定时器组成的多谐振荡器中，控制电压UCO不变，增大电源电压

振荡频率会升高。

（对）

8、改变多谐振荡器外接电阻R和电容C的大小，可以改变输出脉冲的频率。

9、采用石英晶体多谐振荡器可以获得稳定的矩形脉冲信号。

（对）

10、单稳态触发器有两个暂稳态。

（错）

三、选择题

1、施密特触发器用于整形时，输入信号最大幅度应（A）

A大与UT+B小于UT+C大于UT-D小于UT-]

2、用于将输入变化的缓慢的信号变换成矩形脉冲的电路是（C）

A单稳态触发器B多谐振荡器

C施密特触发器D触发器

3、单稳态触发器输出的脉冲宽度的时间为（B）

A稳态时间B暂稳态时间C暂稳态时间时间的0.7倍D暂稳态和稳态的时间和。

4、如果宽度不等的脉冲信号变换成宽度符合要求的脉冲信号时，应采用（A）

A单稳态触发器B施密特触发器C触发器D多谐振荡器

5、如果单稳态触发器输入触发脉冲的频率为10KHZ，则输出的脉冲的频率为（B）

A5kHzB10KHZC20KHZD40KHZ

6、要使555定时器组成的多谐振荡器停止振荡，应使（D）

ACO端接高电平BGND端接低电平

C/RD端接高电平D/RD端接低电平

7、要使555定时器组成的多谐振荡器停止振荡，应使（C）

A/RD端接高电平BCO端接电容0.01UF

CGND端接高电平DGND端接低电平

8、为了获得输出频率非常稳定的脉冲信号，应采用（C）

A对称的多谐振荡器B555定时器组成的多谐振荡器

C石英晶体振荡器D单稳态触发器

9、为了提高555定时器的组成的多谐振荡器的振荡频率、外接R、C应为（B）

A同时增大R、C值B同时减小R、C的值

C同比增大R