实验三 Virtuoso版图编辑器的基本使用Word文件下载.docx

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因绘制版图时一定先要与某一工艺库关联，而LSW将与关联的工艺库联动，所以不同的工艺库会有不同的LSW窗口出现。

本实验中的IClab1自定义库是与NCSU_TechLib_ami06工艺库关联的，所以该工艺库的名称会显示在LSW窗口的上面。

请同学们确认，否则需要重新关联工艺库。

图2显示了这两个窗口。

图2.版图编辑器工作窗口和工艺层选择窗口

开始画版图前最需要注意的问题是设置好gridsnap（栅格捕捉），否则过不了offgridDRC这一关，要把它调整到grid上是很麻烦的事。

设置gridsnap的步骤是：

在版图编辑器中点击菜单Options-->

Display…，或直接按热键e会打开一窗口（图3），在GridControls栏目中可修改SnapSpacing。

本实验应将其设置为0.15。

图3.栅格捕捉选项设置

点击OK回到版图编辑器中开始画版图。

画版图用得最多的命令是画矩形，点击菜单Create-->

Rectangle，或按热键r开始画矩形，按Esc退出命令。

为了画得精确，经常需要用到度量尺，点击编辑器左侧工具栏最下的Ruler图标，或按热键k即可放置度量尺。

按Shift-k清除所有度量尺。

为了便于后面进行的后端仿真与前面进行的原理图仿真结果进行比较，我们在此所画反相器的版图尺寸应该和原理图中的反相器相同，即pmos管的沟道宽度为6u，nmos管的宽度为3u，而两个管子沟道的长度都为最小尺寸0.6u。

先从nmos管的activelayer即n+有源区画起，它的尺寸大小应该为3uX3.6u，在LSW窗口中选择nactivedrw层，在版图编辑器中画一矩形如图4所示：

图4.画n+有源区示范图

至于为什么画这个尺寸，本实验完成后稍微思考一下就会明白。

下一步需要画4个连接通孔，将源区和漏区的n+有源区与第一金属层连接以便于将源极和漏极引出。

在我们所使用的工艺库中共有3种不同的连接通孔，在LSW中它们紧靠在一起分别标示为cc,via，和via2。

cc通孔是用来连接n+有源区和第一金属层以及多晶硅和第一金属层的，via通孔是用来连接metal1和metal2金属层的，via2通孔则是用来连接metal2和metal3金属层的。

在反相器版图绘制中我们只需用到metal1及其以下的工艺层，因此连接通孔的选择应该是选中LSW中的ccdrw层，在靠近n+区的左边和右边位置每边画2个，它们的尺寸为0.6uX0.6u，连接通孔与n+区的边界之间应该有0.3u的间距，连接通孔与连接通孔之间需要0.9u的距离。

左边的2个连接通孔以左下角为参考点进行定位，右边的2个连接通孔以右上角为参考点进行定位。

注意工艺层只能选drw类型，不能用net类型。

接下来需要在连接通孔上覆盖金属层1，在LSW中选中metal1drw，画一矩形框表示金属层，该金属层的边界与连接通孔的边界之间应该有0.3u的间距。

金属层通过连接通孔与n+有源区域连接，这就形成了晶体管的源极和漏极。

按上述规则完成绘制后，应该得到如图5所示图形：

图5.n+有源区与metal1连接后版图

现在可以画栅极了。

栅极材料一般为多晶硅，在LSW中选中polydrw层，按下图所示尺寸和位置画一细长的矩形。

它的宽度为0.6u，长度方向两头应超过n+有源区域边界0.6u。

完成栅极绘制后的版图如图6所示。

图6.完成栅极绘制后的版图

对于nmos管来说还有最后一步，这就是放置nselect层。

该层是真正用来指示有源区半导体材料的性质的。

Nselect线框以内表示为n型半导体材料。

在LSW中选中nselectdrw层，围绕有源区画一矩形，它的边界应该与有源区的边界相隔0.6u，即正好把栅极也框在其中。

至此框内的有源区才是真正的n+，见图7。

图7.指定n+有源区材料类型后的版图

在nmos管上方的空位处用同样的步骤画pmos管，不同之处在于使用pactive和pselect层，同时p+有源区的尺寸要大，为6.0uX3.6u。

为了更好地与p+有源区进行连接，每边的连接通孔需要从2个增加到4个，总共8个。

另外连接通孔的位置最好也与nmos错开见图8所示。

图8.大部分绘制完成的pmos管版图

与nmos管不同的是pmos管的衬底为n型材料，所以我们最后还需画一个n阱。

在LSW中选中nwelldrw，画一矩形将p有源区框起来，其边界与p有源区的边界间距为2.1u，以保证有足够的空间制作p有源区。

如图9所示。

图9.完整的pmos管

到此pmos管和nmos管的版图就算画好了，我们需要把它们连接起来构成一个反相器。

首先按热键f缩放，这样pmos管和nmos管都可见。

移动pmos管靠近nmos管使得nwell边界和nselect边界之间有1.2u的间距，同时保证pmos管的栅极和nmos管的栅极对准。

下一步就是用多晶硅将两个晶体管的栅极连接起来，然后就是用连接通孔将栅极和金属层1连接起来。

连接头的尺寸仍然为0.6uX0.6u，金属层1和多晶硅层的边界应该超过连接通孔边界0.3u。

见图10。

图10.pmos和nmos管栅极相连后版图

接下来用金属层1画电源轨线VDD和VSS。

目前逻辑单元的设计都采用标准化单元做法，电源和地线采用较宽的金属线，一个在上，一个在下，平行排列，就像火车运行的铁轨一样，故称为轨线。

先将pmos管源极的金属层1拉长至与栅极齐平，其操作步骤是先按f4键切换为部分选择，将鼠标移至源极金属层的上部，待上部选中后按住鼠标左键拖动鼠标往上走，直到与栅极齐平。

之后就可画一个7.2uX2.4u的金属层1，其中心线与n阱中心线对齐，且与p管源极金属层相连接。

对n管也进行同样的操作，见图11。

图11.反相器添加电源轨线后的版图

此时n阱的尺寸不够大了，需将其上部拉长至超过金属条0.3u的位置，然后在p管金属层中间位置放置一nactive层（即n+，因n阱导电性不好，不能直接与金属层1相连接）。

同样在n管金属层中间位置放置一pactive层（即p+，理由同上，p衬底导电性不好，不能直接与金属层1相连接。

注意p型衬底在版图中不需画出，但它依然是存在的，黑色的背景就表示p型衬底）。

至此还有一件事可别忘了，在前面画有源区时已强调过的，那就是在nactive和pactive外还需分别画nselect和pselect层的外框，且与它们的边界相隔0.6u。

接着就要用cc层画三个间距分布均匀的连接通孔，其尺寸仍然是0.6uX0.6u，它们之间的间距为1.8u，距金属条边的距离为0.3u。

将n阱要接到VDD上，而p衬底应接到VSS上，这样可确保n阱和p衬底到源极的p-n结长期处于反向偏置状态，从而消除CMOS锁定效应。

构建反相器还差最后一步，即需要将pmos管和nmos管的漏极（图中位于晶体管栅极右边的两个电极）连接起来。

一般是用金属层1进行连接，见图12。

图12.完整的反相器版图，不带输入输出引脚

至此，反相器版图完成。

接下来的问题是信号输入线、输出线、电源线和地线需要通过引脚才能与外部世界相连接，因此我们还需要添加引脚。

根据反相器原理图中的引脚名称可知我们需要添加3个输入引脚：

IN,vdd!

gnd!

，注意感叹号不能少，和一个输出引脚OUT。

这四个引脚表示了电路中四个不同的节点，它们的名称必须这样取，其理由是要求它们与原理图中的节点名称相同，这样当我们做LVS检查时，从版图提取的电路才会与原理图匹配。

因此电源轨线中的VDD对应vdd!

，VSS对应gnd!

。

按Ctrl+p应该弹出CreateShapePin对话窗。

若弹出CreateSymbolicPin窗，则在mode栏目下选择Shapepin。

选中DisplayPinName，管脚名输入IN，类型为input。

图13

回到版图编辑器中，在LSW中点击metal1工艺层然后在反相器栅极输入处画一大小为1.2uX1.2u的引脚，将引脚名称放在引脚中心位置。

特别提醒：

引脚应该用metal1工艺层绘制，有些同学选用cc工艺层绘制，就会在DRC检查时出错。

按照这个规则完成创建其余3个引脚，注意OUT引脚的I/O类型应选择output。

引脚放置的位置见图14。

图14.完整的反相器版图，带输入/输出/电源/地引脚

至此，反相器的版图全部绘制完毕。

现在需要检查它是否满足设计规则中所制定的所有准则。

首先保存版图，然后点击菜单Verify-->

DRC…弹出对话窗口：

图15.DRC对话窗口

只需确认RulesFile为divaDRC.rul以及RulesLibrary为NCSU_TechLib_ami06就可以了，其他保留默认值，点击OK开始DRC检查，若无错误，将会在CIW中出现下列文字：

见图16所示。

图16.DRC无错窗口

如果有错，CIW中将指出违反了哪条规则，同时版图编辑器中也会标出出错的位置。

如果错误太多看不清楚，可观察每一工艺层有哪些错误，具体操作是在LSW中选中要保留的一层，然后点击NV（notvisible）关掉其余层。

回到版图编辑器中按f6刷新即可。

要恢复显示所有层，只需点击AV（allvisible）再回到版图编辑器中按f6刷新即可。

若想一个一个显示DRC错误，可进行如下操作：

点击菜单Verify-->

Markers-->

Find…，在弹出的对话窗中按图17设置，

图17.设置出错Marker

再点击apply就会弹出一个对错误进行解释的窗口，同时编辑器中相关错误处会变成红色，即可对其进行修改，改完后点击FindMarker窗中的next按钮。

重复上面过程，直到改正版图中所有DRC错误为止。

要清除所有错误标示，点击菜单Verify-->

DeleteAll…。

现在可以开始版图提取了。

Extract…弹出Extractor对话窗口如图18所示：

图18.版图参数提取对话框

确认你对话窗中的内容与上图相同，其中SwitchNames的设置请按SetSwitches按钮，再选择Extract_parasitic_caps即可完成。

点击OK开始版图提取。

若提取成功，则在CIW中会有如图19的显示：

图19

此时若你打开LibraryManager窗口，你就会看到反相器有一个新的View名字叫extractedView自动生成了，如图20所示。

图20

现在我们就可以将提取的反相器版图和最初创建的反相器原理图进行对比了。

点击菜单项Verify-->

LVS…，会弹出LVS对话窗口，如图21所示。

图21.版图原理图LVS对话框

分别点击schematic和extracted栏目下的Browse按钮，按上图内容选择相关Library，Cell和View，RulesLibrary选择NCSU_TechLib_ami06，点击Run开始LVS检查，如果LVS检查成功，则会弹出如下信息窗口，如图22所示：

图22.LVS检查成功对话框

LVS检查成功并不意味着从版图提取的电路和原理图一定匹配，它只是表示顺利完成了LVS检查，真正要知道是否匹配还得点击LVS窗口中的Output按钮，若两者匹配，则输出报告会有如图23的显示：

图23.LVS检查匹配状况报告

若不匹配，则有多种原因，最常见的原因就是版图中的节点名与原理图中的不一致，还有其他一些原因就必须视情况而判断。

最后一步就是为下个实验做准备，在下个实验中我们要进行后端仿真，即对从版图提取的电路原理图进行仿真。

上面我们只是从版图中提取了网表，与原理图的电路节点进行了比较，在确认了和原理图一致后还要提取模拟电路图，这样才能对它们的性能进行比较。

具体操作是：

在LVS对话窗中点击BuildAnalog按钮，在弹出的BuildAnalogExtractedView窗口中确认includeall，点击OK。

此时再次打开LibraryManager窗口，你会看到新增加了analogextractedView。

见图24。

图24.库管理器中inverter元件的各种View

实验三结束。