QuartusII原理图输入法设计数电实验报告资料Word文档下载推荐.docx

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QuartusII原理图输入法设计数电实验报告资料Word文档下载推荐.docx

一、实验所用仪器与元器件:

1、计算机

2、直流稳压电源

3、数字系统与逻辑设计实验开发板

二、实验内容:

1、用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模块单元。

2、用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能,并下载到实验板测试,要求用拨码开关设定输入信号,发光二极管显示输出信号。

3、用3线-8线译码器和逻辑门设计实现函数

仿真验证其功能,并下载到实验板测试。

要求用拨码开关设定输入信号,发光二极管显示输出信号。

三、设计思路与过程:

1、半加器的实现:

半加器是能够实现两个1位二进制数码相加求得和数及向高位进位的逻辑电路。

设被加数和加数用变量A、B表示,求得的和、向高位进位用变量S、C表示,则可得如下真值表:

AB

SC

00

01

10

11

由真值表可以写出S、C的函数表达式:

所以半加器用一异或门和与门即可实现。

2、全加器的实现(可用1中封装好的半加器)

全加器是实现两个1位二进制数及低位来的进位相加(即将3个1位二进制数相加),求得和数及向高位进位的逻辑电路。

在该全加器中,A1、B1分别表示输入的被加数、加数、C_1表示低位来的进位,S1、C1分别表示本位和、高位的进位。

可得该电路的真值表:

A1B1C_1

S1C1

000

00

001

10

010

011

01

100

101

110

111

11

由真值表可得S1、C1的卡诺图为

C_1AB

00

01

11

10

1

同理可得

3、利用3线-8线译码器和逻辑门设计实现函数

3线-8线译码器的符号如右图所示(由于没有74LS138,就用74138来替代了)。

此3线-8线译码器的工作原理如下:

输入为3位二进制数A、B、C,由高到低,输出有八个,从Y0~Y7且每个输出是输入量所对应的最小项,是高电平译码,其中G2A、G2B是使能输入端,可用于该译码器的功能扩展,当两个都为0时,译码器才能正常工作,否则译码器不实现译码,输出全为0.

从译码器输出的项,可得

所以再加一个或门。

四、实验原理图:

1、半加器逻辑实现原理图:

其封装后的逻辑符号如下图:

2、利用半加器实现全加器的原理图:

所以该全加器利用两个半加器和一个或门即可实现。

如右图:

电路图如下图所示:

其中G2A、G2B分别接低电平。

六、仿真波形图及分析:

1、半加器的原理图及封装后的及波形仿真图示:

原理图:

封装元件图:

波形仿真图:

分析:

对于半加器,是以四个电平为一个周期;

当A为高电平,B为低电平或A为低,B为高,输出的本位和S为高电平,其余为低电平;

只有当AB均为高电平时,向高位进位的C才为高电平,其余为低电平。

2、

全加器的原理图及仿真波形图:

对于全加器,以8个电平为一个周期,当A1低,B1高,C_1低,A1低,B1低,C_1高,A1高,B1低,C_1低或A1,B1,C_1均为高时,本位和S1才为高,其余为低电平,同理,A1低,B1,C_1为高,A1、B1都高,C_1低,A1、C_1为高、B1低,或A1,B1,C_1均为高时,向高位进位C1才为高,否则为低电平。

3、译码器的原理图及波形仿真图:

对于函数

的实现,在G2A、G2B分别接低电平的条件下,ABC都低,CA低、B高,C高、AB低都高的情况下,F能正确输出,该电路是以8个电平为一个周期的。

七、故障及问题分析:

故障1、连接全加器电路时,不能调用半加器。

原因:

未将已实现功能的半加器封装。

解决方法:

将原设计好的半加器文件调用出来,运行后执行File/CreatUpdate/CreatsymbolfilesforcurrentFile即可。

故障2、不能产生仿真波形,设置输入端口时,时间间隔过大时,不能设置下一个输入端口的时间间隔。

未将波形文件(.vwf)存储,结束时间过小。

点击File/Saveas,将其存入原理图的文件夹中,设置结束时间;

点击Edit/Endtime.将时间设置大一点,由于用的是MAXII开发板,其分辨时间不低于5us,其截止时间应该大于5us。

故障3、波形过紧或过宽,不能看到完整的一个周期的波形。

倍率没有设置好。

点击波形仿真界面的ZoomTime,左击表示放大,右击表示缩小,便可获得恰当的比例。

也有可能时间间隔过大导致的。

故障4、不能进行下载。

未进行引脚设定。

在波形仿真成功的前提下,点击Assigment/Pins,进行引脚的设定。

故障5、下载完成后,对应拨码开关不能实现F的正确输出。

设置的对应引脚不正确。

查看引脚的设置,看输入是否对应相应的高地位。

八、总结和结论:

这是我第一次接触数字电路与逻辑设计实验,第一次使用QuartusII软件,因此,在实验过程中,遇到了很多麻烦,当然,在经过艰难的整个上午的实验后,基本上完成了实验要求,在这个过程中,我也收获了很多新的知识和多方面能力的提高。

在实现半加器仿真的过程中,根据老师的讲解,以及书上的提示,很快就获得了原理图,感觉很轻松;

但进行到全加器的实现时,想调用半加器的封装原件,但是我找了很久也没有找到,问同学才恍然大悟,元器件库中没有半加器元件,只能自己封装,通过询问老师,才知道其封装的方法。

随后调用元件,连接元件,获得了仿真图,都很快的进行下去了,但是下载又遇到了问题。

实验中,我们用的是MAXII的开发板,以可编程EPM1270144C5为核心,由于在下载前没有对引脚进行锁定,使得无法下载,不能进行实验板的测试,因此,不得不重新连接电路图,重新进行波形仿真,才完成了全加器的相关要求。

将前两个要求做完后,基本上没有时间去做第三个了,只有回来自己安装软件,自己先提前仿真好。

总之,在这次实验中,我基本上掌握了QuartusII的基本功能,能对简单的逻辑电路进行波形仿真,下载进行测试,并知道了MAXII实验板的基本功能,以后我会对QuartusII软件进行更深入的了解与研究应用。

在这次实验中,我发现了自己的一大缺点——不够细心,出现了很多小错误,只要细心点,就完全可以避免的额,在以后的实验和学习中,我会加强这方面的练习,以减少实验中的错误,用最少的时间做最多的事。

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