基于FPGA的多功能计数器的设计毕业设计.docx
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基于FPGA的多功能计数器的设计毕业设计
摘要
本文介绍了一种以大规模可编程逻辑芯片为设计载体，由顶层到底层设计的多功能数字频率计。
该频率计采用单片机与频率测量技术相结合，大大提高了测量的精度。
本文主要包括该频率计的设计基础和实现方法两部分内容，描述了它的设计平台、工作原理和软硬件实现。
在硬件上，利用Altera公司的FPGA器件为主控器；在软件上，采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用。
该数字频率计具有频率测量、周期测量、脉宽测量和占空比测量等多种功能。
仿真与分析结果表明，该数字频率计性能优异，软件设计语言灵活，硬件简单，速度快。
关键词FPGA等精度频率计VHDL
Abstract
Thisarticleintroducedonekindasdesignsthecarriertakethelarge-scaleprogrammablelogicchip,themulti-purposedigitalfrequencymeterswhichdesignsfromthetoplayertothefirstfloor.Thisfrequencymeterusesthemonolithicintegratedcircuitandthefrequencymeasurementtechnologyunifies,increasedthesurveyprecisiongreatly.Thisarticlemainlyincludesthisfrequencymeter'sdesignbasisandrealizesthemethodtwopartialcontents,describeditsdesignplatform,theprincipleofworkandthesoftwareandhardwarerealizes.Onthehardware,usesAlteraCorporation'sFPGAcomponentisthemastercontroller;Onthesoftware,usestheVHDLhardwaredescriptionlanguageprogramming,reducedhardwaresourceoccupancyenormously.Thisdigitalfrequencymeterhasthefrequencymeasurement,thecyclicalsurvey,thepulsewidthsurveyandthedutyfactorsurveyandsoonmanykindsoffunctions.Thesimulationandtheanalysisresultindicatedthatthisdigitalfrequencymeterperformanceisoutstanding,thesoftwaredesignlanguageisflexible,thehardwareissimple,thespeedisquick.
KeywordsFPGAEqualPrecisionMeasurementFrequencymeterVHDL
第一章概述
在信息技术高速发展的今天,电子系统数字化已成为有目共睹的趋势。
从传统的应用中小规模芯片构成电路系统到广泛地应用单片机,直至今天FPGA/CPLD在系统设计中的应用,电子设计技术已迈入了一个全新的阶段。
FPGA/CPLD不仅具有容量大、逻辑功能强的特点,而且兼有高速、高可靠性。
同时使得硬件的设计可以如软件设计一样方便快捷,使电子设计的技术操作和系统构成在整体上发生了质的飞跃。
随着FPGA/CPLD器件的日益成熟和应用,在通信、国防、工业自动化、仪器仪表等领域的数字电子系统设计工作中,它们正在成为电子设计的主要角色。
基于强大的EDA技术的支持,以VHDL为主要设计手段,充分开发利用CPLD芯片丰富而灵活的逻辑资源,成为当前数字系统设计的主要发展方向。
1.1多功能计数器现状
多功能计数器是一种用十进制数字显示被测信号频率、周期、占空比的数字测量仪器，是在数字电路中的一个典型应用；实际的硬件设计的多功能计数器用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。
随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。
它是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。
当今VLSI的发展日新月异，FPGA的容量和速度成倍地增长，而价格却逐年下降，这将使得基于FPGA设计的多功能计数器优势更加明显。
采用VHDL编程设计实现的多功能计数器，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，具有体积小、可靠性高、功耗低的特点；整个系统非常精简，且具有灵活的现场可更改性。
通过改装，可以测量脉冲宽度，做成数字脉宽测量仪；可以测量电容做成数字电容测量仪；在电路中增加传感器，还可以做成数字脉搏仪、计价器等。
因此多功能计数器在测量物理量方面及航天、电子、测控、仪器仪表、通信等领域应用广泛。
近年来，高精度频率测量仪器广泛应用在晶体或晶体振荡器等需求量大和要求高精度的行业、越来越多的电子产品要求具备高性能和低功耗的特点，通常一块印刷电路板会布置多个晶体或晶体振荡器、一般精度的频率测量仪不能满足对其测量要求，而满足测量要求的仪器又都是作为频率计量基准，应用于国家科研院所。
这此仪器设计复杂、体积庞大、价格昂贵，很难在短期内推广。
因此，设计一款测量精度高、成木较低的频率测量仪显得十分必要。
这里介绍的计数器设计精良，操作简便，精确度高，测量范围广,LCD荧幕全功能显示，兼具备测频、测周期功能，且成本较低.并具有良好的市场前景及经济效益。
1.2频率测量方法简介
根据测频工作原理可将频率测量方法分成以下几类:
1）是利用电路的某种频率响应特性来测量频率，谐振测频法和电桥测频法是这类测量方法的典型代表:
前者常用于低频段的测量，后者主要用于高频或微波频段的测量。
谐振法的优点是体积小、重要轻、不要求电源等，目前仍获得广泛应用。
2）是利用标准频率与被测频率进行比较来测量频率，采用比较法测量频率，其准确度取决于标准频率的准确度。
拍频法、示波器法以及差频法等均属此类方法。
拍频法和示波器法主要用于低频段的测量，差频法则用于高频段的频率测量，它的显著优点是测试灵敏度高[1]。
以上两种方法适合于模拟电路中实现，但是模拟电路没有数字电路稳定，因此数字电路出现后，马上就出现了数字频率计。
目前广泛使用的计数测频法则适合于数字电路实现。
该方法是根据频率的定义，记下单位时间内周期信号的重复次数，因此又称为电子计数器测频法。
常用数字频率测量方法有M法，T法和
法。
M法是在给定的闸门时间内，测量被测信号的脉冲个数再进行换算得出被测信号的频率，其测量精度取决于闸门时间的准确度和被测信号频率。
当被测信号频率较低时将产生较大误差，除非闸门时间取得很大。
T法是通过测量被测信号的周期，然后换算得出被测信号的频率。
其测量精度取决于被测信号的周期和计时精度，测信号频率较高时，对计时精度的要求就很高。
法具有以上2种方法的优点，它通过测量被测信号数个周期的时间，然后换算得出被测信号的频率，可兼顾低频与高频信号，提高了测量精度。
但是，M法，T法和
法都存在
计数误差问题。
M法在规定闸门时间内存在
个被测信号的脉冲计数误差，T法或
法也存在
个字的计时误差。
这个问题成为限制测量精度提高的一个重要原因。
本设计在研究总结上述方法的基础上，得出了一种新的频率测量方法，该方法利用等精度测频方法消除限制测量精度提高的
个数字误差问题，从而使频率测量的精度和性能大为改善。
然而一种新的方法的实际应用比提出来更难，要考虑各种可能的问题，首先就是由于采用的新的设计方法使得电路的复杂程度成倍增加，因此如果还采用传统数字电路来实现则将使PCB板面积变得异常庞大与复杂。
信号走线长，导致系统误差增大，难以提高系统的工作频率，此外，PCB板的集成度不高还将导致高频信号容易受到外界的干扰，反而可能降低测频精度。
由于可编程逻辑器件能很好地克服了以上缺点，大大提高系统时钟，因此本设计将介绍由现场可编程门阵列（FPGA）来实现等精度频率计。
第二章软件开发平台VHDL简介
2.1VHDL的发展
VHDL诞生于1982年。
在1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
而VerilogHDL是由GDA（GatewayDesignAutomation）公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。
1985年Moorby推出它的第三个商用仿真器VerilogXL,获得了巨大的成功，从而使得VerilogHDL迅速得到推广应用。
1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。
1990年CADENCE公司公开发表了VerilogHDL,并成立LVI组织以促进VerilogHDL成为IEEE标准，即IEEEStandard1364-1995。
2.2VHDL的特点
VHDL语言主要用于描述数字系统的结构、行为、功能和接口，与其他硬件描述语言相比，VHDL语言有如下优越之处[2]：
1）VHDL语言支持自上而下（TopDown）和基于库（LibraryBase）的设计方法，还支持同步电路、异步电路、FPGA以及其他随机电路的设计；
2）VHDL语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路，其高层次的行为描述可以与低层次的RTL描述和结构描述混合使用，还可以自定义数据类型，给编程人员带来较大的自由和方便；
3）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必关心最终设计实现的目标器件是什么；
4）VHDL具有电路仿真与验证功能，可以保证设计的正确性，用户甚至不必编写如何测试相量便可以进行源代码级的调试，而且设计者可以非常方便地比较各种方案之间的可行性及其优劣，不需做任何实际的电路实验；
5）VHDL语言可以与工艺无关编程；
6）VHDL语言标准、规范，易于共享和复用。
2.3VHDL语言结构
图2.1VHDL程序结构框图[3]
图2.1中是VHDL的全部结构，但实际上并不需要全部的结构，就像在许多设计项目中，大部分工程师只用到VHDL其中的30%的语法；通常图2.2的结构才是基本和必需的。
图2.2VHDL程序基本结构
2.3.1实体（ENTITY）
实体作为一个设计实体的组成部分，其功能是对这个设计实体与外部电路进行接口描述，它是设计实体的表层设计单元；实体说明部分规定了设计单元的输入输出接口信号或引脚，它是设计实体对外一个通信界面。
就一个设计实体面言，外界所看到的仅仅是它的界面上的各种接口。
它可以拥有一个或多个结构体，用于描述此设计实体的逻辑结构和逻辑功能，对于外界来主，这一部分是不可见的。
不同逻辑功能的实体可以拥有相同的实体描述，这是因为实体类似于原理图中的一个部件符号，而其的逻辑功能是由设计实体中结构体的描述确定的。
实体是VHDL的基本设计单元，它可以对一个门电路、一个芯片、一块电路板乃至整个系统进行接口描述。
其结构：
ENTITY实体名IS[4]
[GENERIC（常数名：
数据类型[：
设定值]；
{常数名：
数据类型[：
设定值]}）；]
[PORT（端口名：
端口模式数据类型；
{端口名：
端口模式数据类型}）；]
ENDENTITY实体名；
2.3.2结构体（ARCHITECTURE）
结构体是实体所定义的设计实体中的一个组成部分。
结构体描述设计实体的内部结构和实体端口间的逻辑关系。
结构体由两大部分组成[5]：
对数据类型、常数、信号、子程序和元件等元素的说明部分；
描述实体逻辑行为的，以各种不同的描述风格表达的功能描述语句，它们包括各种形式的顺序描述语句和并行描述语句。
其语句格式如下：
ARCHITECTURE结构体名；
[说明语句]
BEGIN
[功能描述语句]
ENDARCHITECTURE结构体名；
图2.3中的五种语句结构的基本组成和功能分别是：
块语句是由一个系列并行执行语句构成的组成体，它的功能是将结构中的并行语句组成一个或多个模块。
进程语句定义顺序语句模块，用以将从外部获得的信号值，或内部的运算数据向其它的信号进行赋值。
信号赋值语句将设计实体内的处理结果向定义的信号或界面端口进行赋值。
子程序调用语句用以调用过程或者函数，并将此元件的端口与其它的元件、信号或高层次实体的界面端口进行连接。
图2.3结构体构造图
2.4VHDL软件设计简介
系统电路的软件设计可采用工具软件MAX+PLUSⅡ，用该工具软件所支持的语言——硬件描述语言VHDL，以文本的方式进行编程输入。
在编程时分别对控制、计数、锁存、译码等电路模块进行VHDL文本描述，使每个电路模块以及器件都以文本的形式出现，然后通过编译、波形分析、仿真、调试来完善每个器件的功能。
单个器件制作完成后，然后将它们生成库文件，并产生相应的符号，最后用语言将各个已生成库文件的器件的各个端口连接在一起，从而形成了系统主电路的软件结构。
在连接器件时，也可以采用图形输入方式，即在图形输入界面中调出先制作好的库文件器件符号，再将每个器件符号的各端口直接连线，从而构成系统主电路。
在上述工作的基础上，再进行波形分析、仿真调试便完成整个软件设计[6]。
第三章硬件开发平台现场可编程门阵列（FPGA）简介
3.1可编程逻辑器件
可编程逻辑器件（PLD-ProgrammableLogicDevices）是一种由用户编程以实现某种逻辑功能的新型逻辑器件。
它诞生于20世纪70年代，在20世纪80年代以后，随着集成电路技术和计算机技术的发展而迅速发展起来的。
可编程逻辑器件自问世以来，PLD经历了从PROM、PLA、PAL、GAL到FPGA、ispLSI等高密度PLD的发展过程。
在此期间，PLD的集成度、速度不断提高，功能不断增强，结构趋于更合理，使用变得更灵活方便。
PLD的出现打破了由中小型通用型集成电路和大规模专用集成电路垄断的局面。
与中小规模通用型集成电路相比，用PLD实现数字系统，有研制周期短、先期投资少、无风险、修改逻辑设计方便、小批量生产成本低等优势。
随着可编程逻辑器件性能价格比的不断提高，EDA开发软件的不断完善，现代电子系统的设计将越来越多地使用可编程逻辑器件，特别是大规模可编程逻辑器件。
如果说一个电子系统可以像积木堆积起来的话，那么现在构成许多电子系统仅仅需要3种标准的积木块――微处理器、存储器和可编程逻辑器件，甚至只需一块大规模可编程逻辑器件。
PAL（ProgrammableArrayLogic）器件是20世纪70年代末期出现的一种低密度、一次性可编程逻辑器件。
GAL（GenericArrayLogic）器件是继PAL器件之后，在20世纪80年代中期推出的一种低密度可编程逻辑器件。
它在结构上采用了输出逻辑宏单元（OLMC--OutputLogicMacroCell）结构形式，在工艺上吸收EEPROM的浮栅技术，从而使GAL器件具有可擦除、可重新编程、数据可长期保存的结构特点。
CPLD（ComplexProgrammableLogicDevice）是万门以上的复杂可编程逻辑器件，采用CMOSEPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成高密度、高速度和低功耗的可编程逻辑器件[7]。
3.2现场可编程门阵列（FPGA）
FPGA是现场可编程门阵列（FieldProgrammableGateArray）的简称。
FPGA器件及其开发系统是开发大规模数字集成电路的新技术。
它利用计算机辅助设计，绘制出实现用户逻辑的原理图、编辑布尔方程或用硬件描述语言等方式作为设计输入；然后经一系列转换程序、自动布局布线、模拟仿真的过程；最后生成配置FPGA器件的数据文件，对FPGA器件初始化。
这样就实现了满足用户要求的专用集成电路，真正达到了用户自行设计、自行研制和自行生产集成电路的目的。
FPGA是一种半定制的集成电路，其特点是直接面向用户，具有极大的灵活性和通用性，开发效率高，硬件测试和实现快捷，工作可靠性好而且技术维护简单。
FPGA相对于CPLD而言，其结构特点在于FPGA是基于查找表look-up-table的。
查找表（look-up-table）简称为LUT，LUT本质上是一个RAM。
FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。
当用户通过原理图或HDL语言描述了一个逻辑电路后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。
下面是一个4输入与门的例子。
图3.1输入与门
3.2.1FPGA的器件结构与工作原理
FPGA（FieldProgrammableGateArray）即现场可编程逻辑阵列，是大规模可编程集成电路的主流器件。
FPGA一般由三种可编程电路和一个用于存放编程数据的SRAM（静态随机存储器）组成，这三种可编程电路是：
可编程逻辑阵列LAB（LogicArrayBlock），输入输出模块IOB（I/OBlock）和互连资源IR（InterconnectResource）。
FPGA可编程逻辑形成的方法是基于查找表LUT（LookUpTable）结构的，LUT是可编程的最小逻辑构成单元[4]。
下面将以Altera公司的ACEX系列芯片为例对FPGA器件的结构原理作个简要的阐述。
ACEK系列芯片除了具备上述三种常规的可编程电路，还有其特有的结构即嵌入式阵列块EAB（EmbeddedArrayBlock）。
FPGA的内部结构示意图如图3.2示。
FPGA的内部连线是分布在CLB周围，而且编程的种类和编程点很多，使得布线相当灵活，因此在系统速度方面低于CPLD的速度。
芯片逻辑利用率：
由于FPGA的CLB规模小，可分为两个独立的电路，又有丰富的连线，所以系统综合时可进行充分的优化，以达到逻辑最高的利用。
芯片功耗：
高密度可编程逻辑器件HDPLD的功耗一般在0.5W～2.5W之间，而FPGA芯片功耗0.25mW～5mW，静态时几乎没有功耗，所以称FPGA为零功耗器件。
图3.2FPGA结构示意图
1.可编程逻辑阵列LAB
可编程逻辑阵列是由一系列相邻的逻辑单元LE（LogicElement）构成的，每个LAB包括八个逻辑单元LE、相连的进位链和级联链，LAB控制信号和LAB局部互连。
LAB的构成、ACEK系列芯片的“粗粒度（coarse-grained）"结构，有利于EDA软件进行布局布线，优化器件的利用进而提高整个数字系统的性。
其中的逻辑单元LE是一种基于查找表的函数发生器。
它能够实现4输入1输出的任意逻辑函数。
每个LE包含一个4输入的查找表、一个带有同步使能的可编程触发器、一个进位链和一个级联链。
每个LE有两个输出分别可以驱动局部互连和快速通道互连。
LE有两个输出驱动内部互连，一个是驱动局部互连输出，另一个驱动行或列的快速通道FastTrack的互连输出，这两个输出可以单独控制。
因此在一个逻辑单元LE中的触发器和查找表能够用来完成不相关的功能，从而提高LE的资源利用率。
在ACEK系列芯片的结构中还提供了两种专用的高速数据通道，用于连接相邻的LE，但不占用局部互连通路，它们是进位链和级联链。
进位链用来支持高速计数器和加法器，它提供了LE之间的决速向前进位功能。
来自低位的进位信号经进位链向前直接送到高位，同时馈入查找表和进位链的下一段。
这种特点使得ACEK结构能够实现高速计数器、加法器和宽位比较器。
级联链可以用来实现多输入数的逻辑函数。
相邻的查找表并行地完成部分逻辑功能，级联链把中间结果拼接起来。
进位链和级联链的使用有利于提高器件的工作速度，但是大量使用进位链和级联链会限制布局布线的灵活性，导致资源的浪费。
因此在设计过程应该权衡考虑，在FPGA芯片资源利用和工作速度之间寻求平衡。
2.输入/输出模块IOB
ACEK器件的I/O引脚是由一些I/O单元驱动的。
IOE（I/OElement）位于快速通道的行和列末端，包含一个双向的缓冲器和一个寄存器。
这个寄存器可以用作需要快速建立时间的外部数据输入寄存器，也可以作为需要快速“时钟到输出”性能的数据输出寄存器。
IOE可以配置成输入、输出或双向口。
ACEK器件中的IOE具有许多特性，支持JTAG编程、三态缓冲和漏极开路输出等等。
每个IOE的时钟、清零、时钟使能和输出使能的控制均由I/O控制信号网络提供，采用高速驱动以减小通过器件的时间偏差。
此外，ACEK器件还提供了若干专用输入引脚，这些引脚用来驱动IOE寄存器的控制端，使用了专用的布线通道，以便具有比快速通道更短的延迟和更小的偏差。
3.互连资源IR
可编程的互连资源包括各种长度的金属连线线段和一些可编程的连线开关，它们将各个逻辑阵列之间、及其与IO模块之间互相连接起来，构成各种功能复杂的系统。
在ACEK中互连结构是通过快速通道（FastTrack）实现的。
FastTrack遍布于整个ACEK器件，是一系列水平和垂直走向的连续式布线通道。
每一行的LAB都有一个专用的“行互连”，“行互连”可以驱动。
I/O引脚或馈送到器件中的其LAB；“列互连”连接各行，也能驱动I/O引脚。
这种布线结构能够有效提高布线效率，使得即使非常复杂的设计也能够测定其延时性。
4.嵌人式阵列块EAB
嵌人式阵列块EAB是在输入输出口上带有寄存器的灵活的RAM块，是由一系列嵌人式RAM单元组成的。
EAB的逻辑功能是在配置期间，用只读模式对EAB编程产生一个大型查找表来实现的。
采用查找表实现组合逻辑比一般算法快，EAB的快速时间通道使得这一先进性能进一步得到加强。
当要实现存储器功能时，每个EAB提供2048比特位，每一个EAB是一个独立的结构，它具有共同的输入、互连和控制信号。
每个EAB含有一个行互连馈入端，EAB的输出能够同时驱动行互连通道和列互连通道。
这一特性增加了EAB的可利用布线资源。
因此，EAB可以非常方便地用于实现一些规模不大的RAM,ROM,FIFO等功能模块；同时在实现地址译码器、状态机、微控制器等复杂逻辑时也具备了一定优势[5]。
3.2.2基于EDA平台的FPGA开发流程
一个完整、典型的EDA设计流程[6][7]即是自顶向下设计方法的具体实施过程，也是EDA软件本身的组成结构。
在实践中进一步了解支持这一个设计流程的诸多设计工具，有利于排解
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