CADENCE原理图与PCB设计说明doc.docx

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CADENCE原理图与PCB设计说明

CADENCE原理图与PCB设计说明

（第1版）

内部资料

请勿外传

序言

Cadence软件是我们公司统一使用的原理图设计、PCB设计、高速仿真的EDA工具。

本篇设计说明针对硬件开发人员需要使用的原理图及PCB设计进行全面的阐述，是一个入门级的教材。

通过这篇设计说明旨在让新进员工能掌握CADENCE的基本使用方法，能独立进行原理图及PCB的设计，并对公司的PCB流程有全面的了解。

第一章系统简介

1.1系统组成

Cadence软件是一个功能强大的系统工具，包括很多功能模块，如原理图输入；数字、模拟及混合电路仿真；FPGA可编程逻辑器件设计；自动布局、布线；印刷电路板图及生产制造数据输出；MCM电路版图设计；以及针对高速PCB板MCM电路的信号完整性分析等，从前到后提供了完整的输入、分析、版图编辑和制造的全线EDA辅助设计工具。

我们这里只说明与原理图及PCB设计有关的内容，对于其它功能，可以以后学习和提高。

Cadence板级设计范畴，主要由以下几部份组成：

1.1.1库

所有的EDA软件都离不开库的支持，库的丰富程度在一定程度上决定着EDA工具的实用性。

Cadence板级设计的库按调用它的软件工具可分为四类：

原理图库：

ConceptHDL调用

信噪库：

SPECCTRAQuest工具调用。

逻辑功能库：

Verilog－XL工具调用

物理库：

Allegro工具调用。

1.1.2原理图输入

在Cadence板级设计中的原理图输入工具为Concept-HDL，它可以灵活高效地将原理图送入计算机，并生成后继工具能够处理的数据。

1.1.3设计转换和修改管理

它实际是原理图与PCB之间的一个纽带，负责将原理图中所表述的器件连接关系及元件封装说明翻译成PCB所能接受的格式，并将PCB信息反馈到原理图中，以保证原理图与PCB的同步。

这种由前到后和由后到前的设计数据的转换都是由这一环境完成的。

1.1.4物理设计与加工数据的生成

这一环境主要完成PCB图的设计（包括布局、布线）和生成后继制造与加工PCB板所需的各种数据文件。

1.1.5高速PCB规划设计环境

在该环境中可以对PCB图进行信号完整性分析等高速仿真，并将分析结果传递到Concept和Allegro，从不断修改和完善PCB图。

这一工具在信号频率较高的PCB设计中尤为有用。

1.2Cadence设计流程

Cadence的原理图与PCB设计流程包括Project的生成、库的管理、输入原理图、生成网表、仿真分析、布局、布线和输出生产制造文档。

流程如下：

1、使用ProjectManager建立及管理Project。

2、使用ConceptHDL输入原理图。

3、使用SPECCTRAQuestsignalexplorer（SigXP）仿真分析并完成预布局。

4、设计转换和修改管理

5、使用Allegro/SPECCTRA布局、布线。

6、使用Allegro生成生产制造文档。

下图显示了使用CadencePCB设计工具创建并完成一个PCB设计的过程：

第二章Cadence安装

2.1安装步骤

查找系统所在的计算机，

在安装目录下有DISK1，选SETUP开始安装：

按确定：

NEXT

YES

选Networklicensing

按Next

按Next

按确定

按NEXT

按YES

按确定

选PX3700、VT1000、PX3100（这三个模块就是板级设计模块）。

同时可点选Browse改变目录。

然后，按NEXT开始安装。

2.2LICENSE设置

因为安装好的Cadence的LICENSE文件放在服务器上，所以需要将环境变量进行修改：

打开控制面板-------系统--------高级-------环境变量------新建

按下图填写即可，变量值要根据LICENSE文件所在的位置进行修改：

2.3库映射

公司实行统一的EDA库管理，EDA库都放在公司服务器上，当在本机运行Cadence时，需要将服务器上的EDA库映射到本机的虚拟盘上。

映射驱动器Z到EDA库所在的文件夹，该文件夹为\10.12.18.61\zte.lib，要求映射驱动器名要统一为Z。

映射后如下图所示：

2.4修改cds.lib文件，设置原理图库：

Cadence中的cds.lib文件是一个原理图库索引文件，它是一个文本文件，允许你编辑修改。

该文件的每一行都由DEFINE或INCLUDE关键词定义了一个元件库的索引指针，其中DEFINE定义了一个单一的元件库索引，而INCLUDE则定义了另一个库索引文件（cds.lib）的包含。

当安装好Cadence后，为了索引原理图库，需要修改系统的cds.lib文件，进入以下路径：

$:

\CADENCE\PSD_14.2\SHARE\CDSSETUP\，打开未修改的CDS.LIB如下：

将之编辑如下图，其中“SOFTINCLUDEZ：

\Conceptlib\cds.lib”，表示包含了Z盘Concept目录下的cds.lib，然后通过它进一步引用所提供的所有原理图库。

保存退出，原理图库设置完成。

2.5编辑ENV文件，设置PCB库：

ENV文件中设置了PCB焊盘和封装库的路径，在$:

\CADENCE\PSD_14.2\SHARE\PCB\TEXT下打开ENV文件进行编辑，将PAD\PSM路径编辑成如下红色字体所示：

保存退出，PCB库设置完成。

第三章CADENCE库管理

3.1中兴EDA库管理系统

公司的EDA库实行统一管理，所有EDA库（包括原理图库、封装库、VPL库、IBIS模型库）都要统一到工艺平台进行管理，通过流程建好的库都统一放在公司服务器上，一般不允许设计人员私自在本机建库。

第三章已讲述了怎样将服务器上的库引用到本机的Cadence的设计环境中。

所有的EDA库申请、建库、审核等均要通过STEP2000系统来执行。

流程如下：

（具体流程请参照STEP2000V4.0用户操作手册----工艺管理）。

3.2CADENCE库结构

3.2.1原理图（ConceptHDL）库结构：

Cadence的每个元件原理图库都用几个文件来描述，就是有多个View，View就是对器件从各个方面进行描述，系统默认的名字有sym_1、entity、chips、part_table等。

Sym_1存放的文件用来描述元件符号；entity存放的文件用来描述文件端口的高层语言描述；chips目录的文件是对元件物理封装的说明和层次的描述；Part_table下存放的元件的附加属性，用于构造企业特定元件，建立和企业ERP系统的接口。

在Z盘打开一个具体的元件，可看到以下画面，可看出这个元件下就包括了上述的这四个文件：

3.2.2PCB库结构：

Cadence的PCB库包括两个部份：

焊盘和封装图形库，下图中pads文件夹中放焊盘库，symbols文件夹中放封装图形库，路径由ENV文件指定。

因为现在公司实行统一的库管理流程，所以关于怎样建库在这里不作详细说明。

第四章项目管理器

4.1项目管理的概念

项目管理器是对用户的设计进行统一管理以及环境设计的工具，是板级设计工具的整合环境，Cadence板级设计流程都在项目管理器下进行，通过项目管理器中可以方便地进入各个设计环节，如原理图设计、PCB设计、高速仿真等，还可以进行原理图到PCB的转换、设计环境的设置等。

4.2创建或打开一个项目

打开ProjectManager，然后“CreateDesignProject”，其中Location下的路径格式为“工作目录\产品名称”。

（说明：

工作目录可以为根目录，也可以为“根目录\PSD_Data”，还可以是其它专门存放PSD工程文件的目录。

）

产品名称格式为“ZX”+“设备简称代号”，其中ZX为公司名称“中兴”汉语拼音字首。

设备简称代号不超过四个字符，例如ZXIC。

设备升级后可以用Vx.x区分，如ZXIC升级后可以表示为ZXICV2.0。

Location下的路径严禁包含任何中文字，否则输出网络表时可能会报告错误。

4.3原理图库的添加：

点击“下一步”，进入以下界面进行原理图库的添加，由cds.lib索引的原理图库列出，选出需要的原理图库进行添加：

4.4填写设计（Design）名称

添加完原理图库后，再“进一步”，进入原理图设计（Design）界面，如下图所示。

Design名称格式为“产品名称_单板名称”。

再点击“下一步”，则生成了一个新的项目。

4.5增加新的Design（设计）

如果你的工程包含多个单板，在ProjectManager中的ProjectSetup的Design中输入新的设计（产品名称_单板名称）名称，点击OK，在worklib下即生成一个新的设计文件夹。

如图所示，在工程ZXIC中增加设计ZXIC_EAIB，其中ZXIC为产品名称，EAIB为单板名称：

在这个界面下，还可以进行Design的选择，通过“Browse”选择将要打开的Design，然后通过ProjectManager下的“DesignEntry”就可以进入对应的Design。

4.6项目的目录结构

Cadence的板级设计采用工程（Project）式的文件结构。

通过上面的过程生成一个Project后，一个Project可以管理多个单板的设计，每个单板的设计又包含原理图、网络表、PCB文件等。

Cadence文件目录结构如图：

其中worklib为工程库目录，下面又分为多个design，cds.lib为库索引文件。

ZXIC.cpm为项目管理文件。

除了路径E:

\PCB\ZXIC和项目管理文件ZXIC.cpm包含大写字母以外，其它文件夹和文件都不包含大写字母。

第五章原理图设计

5.1图纸版面设置

5.1.1图纸统一格式设置

创建项目后，就进入以下界面：

在进入原理图设计之前，我们先需要进行原理图图纸格式设置和栅格设置：

在上面的“ProjectManager”中点击Setup，接着选择tools－conceptsetup，在图纸选择栏通过“Browse”选择zte-standard库中的图纸格式，如下图：

图框、目录表、会签表应该使用公司的统一格式的原理图库，见下表：

库名

所在库

说明

备注

Contents

zte_standard

目录表

sym_2为续表

ZTE_COVER_A4

zte_standard

原理图封面

ZTE_FrameA4plus

zte_standard

加大的A4纸图框

在A4纸上FittoPage打印

ZTE_FrameA4

zte_standard

A4纸图框

在A4纸上FittoPage打印

ZTE_FrameA3

zte_standard

A3纸图框

在A3纸上FittoPage打印

ZTE_FrameA3是统一的A3尺寸图纸格式。

其标注栏如下，包括设计公司说明“ZTECORPORATION”。

原理图归档前，设计者、检查者、标准化者、更改者必须签名。

标题，页码编号，版本等信息必须填写清楚。

5.1.2栅格设置

同样在上面ProjectManager的ConceptOption界面的Grid栏中设置原理图栅格，可以采用的值如下：

*0.1005（跟踪100mil显示500mil，为默认值）

*0.1001（跟踪100mil显示100mil）

*0.0502（跟踪50mil显示100mil）

*0.01010（跟踪10mil显示100mil）

因为原理图库的元件管脚间距为100mil，为使得连线坐标直观且方便推荐采用LogicGrid采用*0.1005（跟踪100mil显示500mil，为默认值）或者0.100×1格式。

SymbolsGrid为设计原理图库时使用的栅格，不要修改它。

即设置如下：

ConceptOption一旦设置好，以后就不要修改。

每新建立一个CadencePSD工程都必须经过上述流程。

5.2　Concept-HDL的启动

打开“DesignEntry”，就进入原理图设计界面，如下图：

（设置图纸版面后需退出ProjectManager，再重新进入）：

在标题栏中显示是将要编辑的原理图文件信息，即：

ZXIC_CPU.SCH.1.1。

它的格式...。

即是<设计>.<视图>.<版本>.<页码>）。

这里的Version并不是原理图多次修改的版本号，而是将该原理图作为一个单一的逻辑功能元件时，出现在原理图中的元件符号版本。

5.3　添加元件

Concept通过元件浏览器将元件添加在原理图上。

先选择元件所在库，再在浏览器的库元件清单中选择要添加的元件。

一个元件可能有不同的版本（即Version），系统默认为版本1，在添加元件时你可以按鼠标右键，在弹出菜单中选择元件的其它Version且将元件旋转成合适的角度，然后放在原理图上。

5.3.1逻辑方式添加器件

当你不点击physical而直接放置元件时，concept仅将元件的符号视图以及与符号视图相关的信息放置在原理图上，例如符号图形、逻辑元件及管脚名、与元件符号相关的某些属性。

这种方式我们称为“逻辑方式添加器件”。

5.3.2物理方式添加器件

为了将元件的物理封装形式调入，在放置元件时要点中Physical。

如果PhysicalPartFilter窗口为空，则直接放置该元件，如果PhysicalPartFilter不为空，请从中选择合适的元件。

当你按照物理方式添加元件时，concept－HDL除了放置逻辑符号有关属性外，还将chips和Part_table两个文件中对该逻辑元件的物理封装说明信息同时放置在原理图上，这样你就能够选择该元件的物理封装方式。

Chips是逻辑到物理的映射描述，一个元件可能对应多个物理封装，chips.prt文件就是同样一个物理元件到各种封装的映射描述，放映在conceptHDL中就是AddPart窗口。

Part_Table是元件的附加属性定义（例如封装、元件值、物料代码、价格、功能简介、规格型号、供应商等信息），反映在conceptHDL中就是PartPhysicalFilter。

5.3.3多窗口添加元件

添加元件时，可以游览多个库：

打开一个AddComponent窗口后，点击其中的NewWindows，可以在新窗口中选择另一个库：

5.4　画线

Concept－HDL有两种连线方式：

5.4.1Draw方式

菜单操作Wire-Draw，该方式允许你在连线的同时，对该线网络添加信号名。

从管脚拉出一根线，再按鼠标右键从弹出菜单中选择“Signalname”可以添加网络名。

也可以先画完需要引出的连线，再执行下拉菜单Wire中的signalname，敲完所有的信号名，用鼠标逐个点击到相对的信号线上。

5.4.2Route方式

菜单操作Wire－Route，该方式能够自动完成点到点的连线。

添加信号名需执行下拉菜单Wire中的signalname…，敲完所有的信号名，用鼠标逐个点击到相对的信号线上。

5.5添加信号名

按5.4可知有两种方法添加信号名，一种是在画线过程中添加，一种是在画完线后添加。

用Route方式画线则只能画完线后再执行下拉菜单Wire中的“signalname”定义信号名。

执行下拉菜单Wire中的“signalname”弹出如下窗口：

有两种模式供选择，Queue指依次方式，将会把－48VOUT、GNDP、GND依次附加给三根信号线，放完后SignalName处为空；Select模式指连续方式，选择该模式可以连续放置同一个信号名直至点击Close或者切换到Queue模式。

5.6画总线

1、先用5.4的方法画一条线，再执行下拉菜单Wire中的signalname，输入总线信号名，如A<14..0>。

将信号名点击到信号线上，则这根连线自动变成总线形式。

2、再选Wire菜单下的BusTap，分别在总线上引出相应的支线，如图：

3、添加BusTapvalue：

从上图上可看出每条线上均有一个“？

”，“？

”是用来添加BN（位号）属性的值。

在Wire下选BusTapValue，出现如下图所示的对话框。

在MSB（最高位）中填入14，在LSB（最低位）中填入0，Increment（步进值）中填入1。

这是设定从支线到总线的值。

4、鼠标划一条线，穿过所有的支线，从高位到低位，如下图所示，松开鼠标后，“？

”会自动变成位号。

如下图所示：

5.7信号名命名规则

下面规定一些信号名的命名规则，包括总线、差分线、逻辑低、双逻辑、电源信号线等命名方式。

1、电源信号命名规定：

设计时必须统一规定电源、地网络标号如下：

标号

含义

VCC

数字正5伏

VCCA

模拟正5伏

VCCN

第N组专用正5伏

+48V

正48伏

+12V

正12伏

+5V

正5伏

+3V3

正3.3V

+2V5

正2.5V

+1V8

正1.8V

-5V

负5伏

-12V

负12伏

-48V

负48伏

GND

数字地

GNDD

数字地

GNDA

模拟地

GNDP

保护地

电源和地的网络一律采用网络标号的方法实现电气连接。

为保证电气连接正确，不准采用图形符号的方法实现连接。

2、差分信号命名规定：

差分信号的定义规定如下：

正端定义为*+，负段定义为*-。

不要采用*A和*B的方法区分正端和负端。

局部信号命名打头字母规定：

局部信号命名的打头字符不能为：

@-!

#%&（）*./:

?

[]^_`+

=>123456789

3、全局信号命名规定：

全局信号命名规定：

在信号名后加上“\G”或在信号名前加上“/”或者“！

”，都表示该信号是一个全局有效的信号，在层次设计时，电源和地往往要定义成全局信号。

4、逻辑低和双逻辑信号命名规定：

如果信号为负逻辑有效请在信号名后加后缀_N表示，例如INTD_N；也可以用*表示，例如INTD*。

推荐采用*表示负逻辑。

如果为双逻辑，表示方法：

正逻辑信号名/负逻辑信号名，正逻辑在前，负逻辑在后，中间用/隔开，例如C/BE7_N（或者按推荐表示为C/BE7*）。

5、总线信号命名规定：

对用一根线表示多位信号的总线，其信号名的格式为其中MSB和LSB分别表示信号的最高和最低位，不要采用[MSB..LSB]表示总线。

总线的分支用信号名表示，不要用[BIT]表示。

5.8元件位号

公司对元件位号都有相应的规定，如插头、插座规定用X？

表示，集成电路规定用D？

表示。

具体请参照公司标准Q/ZX04.100.1《印制电路板设计规范——工艺性要求》中的规定。

5.8.1元件位号手工标注

按鼠标左键选中元件，再按鼠标左键选择“Attribute”，如下图，将“$LOCATION”的“？

”改为指定的位号。

5.8.2元件位号的自动标注

如想进行元件自动标注，建议器件位号采用Cadence软件自动分配的$Location（位号的软属性），即在放置器件后不需要对器件位号进行手工定义，一旦手工修改或者定义器件位号，则系统自动将$Location属性变为Location属性，自动保护你的修改结果，在重新封装过程中，Packager能自动辨认和维护用户指定的LOCATION，保证用户定义的位号不被修改。

自动标注元件位号时，在file---exportphysical下，选择BackAnnotateSchematic，则软件会自动标注位号，如下图。

这个界面是很重要的界面，从原理图转换到PCB、生成网表都是通过它。

5.8.3元件位号的自动排序

在原理图PCB设计过程中，为了使生成的料单整齐以及在焊接时不易产生人为的错误，通常我们要将分立器件-特别是阻容器件需要按照其值的大小来分配位号，同样大小的值的位号按序号连在一起。

在CADNECE电原理图工具CONCEPT-HDL中我们可以采用以下方法来让系统自动按值的大小分配位号。

在上面的界面上，点击advanced按钮，出现如下对话框：

在properties对话框中的package栏内点击ADD按钮，输入VALUE属性，后点击确定，回到上一个生成网表的对话框。

选择OK生成网表，最后再选择tools-backannotate命令反标原理图后，大家将得到一个按值的大小来排列位号的原理图。

5.9Cadence属性

Cadence的属性中有四种类型：

SystemProperties－是由系统所指定的，分配给Wire（Net）或者Pin。

SchematicProperies－是由用户所指定的原理图属性，分配给Component或者Wire（Net）或者Pin。

SymbolsProterties－是在元件库中指定的封装属性。

OccurrenceProperties－由用户指定的当前属性，可以对同一属性指定不同的值。

以下是几种常用的属性名称：

PATH：

器件在原理图中的标号，放置元件时自动添加，如I12

SIG_NAME:

信号名，添加信号时系统自动生成，或者画线时用户定义。

也可以作为属性添加。

LOCATION：

用户指定的元件所属的物理器件的位号，如D2。

JEDEC_TYPE:

元件的物理封装，可以在制作原理图元件库时指定，也可以在原理图上用户自己指定。

点击Text－Property出现属性对话框，填入属性的名称和值，点击OK，鼠标指针变成十字，点击想要添加属性的器件、管脚或者网络完成一次添加。

如果要添加多个器件，选择Text－Attribute再点击想要添加属性的器件、管脚或者网络，出现属性添加列表，如下图：

填入想要添加的属性名称和值，然后在Visible中选择显示类型，是名称和值都显示（Both），还是都不显示（None）或只显示一种（Name或者Value），在Align中选择对齐方式，点击OK，完成添加，如果不点击OK，选择另一个想定义属性的对象，询问你是否保当前定义的属性，点击Yes，接着可以继续定义属性。

在Name和Value一栏中可以用快捷键Ctrl+C和CTRL+V实现复制和拷贝。

下面介绍一种特殊属性Size的作用：

当加了一个Size属性时，用Size属性可以使一个器件符号表示n个器件，对去耦电容等的设计特别有意义。

如下图，对0.01uf电容以及与其相连的电源和地分别加Size=88的属性，即表示在VCC3.3V和GND端加了88个电容，类似的用法还可以对需从原理图带入PCB中的光学定位点、地的测试针等需要多次重复的器件。

5.10组操作

5.10.1组定义:

组是原理图中某些元素的组合，这些元素可以是器件、网络、属性、注释等，但不能是管脚。

定义了组以后，用户就可以对组元素一起操作。

定义组有三种方法：

矩形框、多边形框、表达式，这三种方法都可以在Group菜单中找到，如下图所示：

5.1