数字系统设计与PLD应用问题详解Word文件下载.docx
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NS
PS
输入条件
A
Z
C
X
E
B
D
-
激励方程：
3.2、试给出一位全减器的算法描述和数据流描述
真值表：
x
y
bi
d
bo
1
x—被减数y—减数bi—低位向本位的借位d—差bo—本位向高位的借位
LIBRARYIEEE;
USEIEEE.Std_Logic_1164.ALL;
ENTITYfull_subIS
PORT（x,y,bi:
INStd_Logic;
d,bo:
OUTStd_Logic）;
ENDfull_sub;
算法描述：
ARICHITECTUREalg_fsOFfull_subIS
BIGIN
PROCESS（x,y,bi）
BEGIN
IF（x=‘0’ANDy=‘0’ANDbi=‘0’ORx=‘1’ANDy=‘0’
ANDbi=‘1’ORx=‘1’ANDy=‘1’ANDbi=‘0’）THEN
bo<
=‘0'
;
d<
=‘0’;
ELSIF（x=‘1’ANDy=‘0’ANDbi=‘0’）THEN
=‘1’;
ELSIF（x=‘0’ANDy=‘1’ANDbi=‘1’）THEN
=‘1'
ELSE
ENDIF;
ENDPROCESSc1;
ENDalg_fs;
数据流描述：
（d=x⊕y⊕bibo=x’y+x’bi+ybi）
ARICHITECTUREdataflow_fsOFfull_subIS
BEGIN
=xXORyXORbi;
=（NOTxANDy）OR（NOTxANDbi）
OR（yANDbi）;
ENDdataflow_ha;
3.4、
（1）.十进制-BCD码编码器，输入、输出均为低电平有效。
ENTITYencoderIS
PORT（a:
INStd_Logic_Vector（9DOWNTO0）
b:
OUTStd_Logic_Vector（3DOWNTO0））;
ENDencoder;
ARCHITECTUREbeh_encoderOFencoderIS
WITHaSELECT
b<
=“0110”WHEN“0111111111”,
“0111”WHEN“1011111111”,
“1000”WHEN“1101111111”,
“1001”WHEN“1110111111”,
“1010”WHEN“1111011111”,
“1011”WHEN“1111101111”,
“1100”WHEN“1111110111”,
“1101”WHEN“1111111011”,
“1110”WHEN“1111111101”,
“1111”WHEN“1111111110”,
“0000”WHENOTHERS;
ENDbeh_encoder;
补充：
优先编码器
=“0110”WHEN“0XXXXXXXXX”,
“0111”WHEN“10XXXXXXXX”,
“1000”WHEN“110XXXXXXX”,
“1001”WHEN“1110XXXXXX”,
“1010”WHEN“11110XXXXX”,
“1011”WHEN“111110XXXX”,
“1100”WHEN“1111110XXX”,
“1101”WHEN“11111110XX”,
“1110”WHEN“111111110X”,
（2）.时钟RS触发器。
ENTITYclk_rs_ffIS
PORT（r,s,cp:
INStd_Logic;
q,nq:
BUFFERStd_Logic）;
ENDclk_rs_ff;
ARCHITECTUREbeh_clkrsffOFclk_rs_ffIS
ASSERTNOT（r=‘1‘ANDs=‘1'
）
REPORT"
Controlerror"
SEVERITYError;
PROCESS（r,s,cp）
IFcp=‘1’THEN
q<
=sOR（NOTrANDq）;
nq<
=NOT（sOR（NOTrANDq））;
ENDPROCESS;
ENDbeh_clkrsff;
（3）.带复位端、置位端、延迟为15ns的响应CP下降沿的JK触发器。
ENTITYjk_ffIS
GENERIC（tpd:
Time:
=15ns）;
FORT（r,s,j,k,cp:
q,nq:
BUFFEERStd_Logic）;
ENDjk_ff;
ARCHITECTUREbeh_jkffOFjk_ffIS
ASSERTNOT（r='
0‘ANDs='
0'
REPORT"
IFr=‘0’THEN
=‘0’AFTERtpd;
=‘1’AFTERtpd;
ELSIFs=‘0’THEN
ELSIF（cp’EventANDcp=‘0‘）THEN
=jANDnqORNOTkANDqAFTERtpd;
=NOT（jANDnqORNOTkANDq）AFTERtpd;
ENDbeh_jkff;
（4）.集成计数器74161。
USEIEEE.Std_Logic_Unsigned.ALL;
ENTITYcounter16IS
PORT（cr,ld,cp,ctt,ctp:
d:
INStd_Logic_Vector（3DOWNTO0）;
q:
BUFFERStd_Logic_Vector（3DOWNTO0）;
co:
OUTBit）;
ENDcounter16;
ARCHITECTUREbehav_ctr16OFcounter16IS
PROCESS（cr,cp）
BEGIN
IFcr=‘0’THEN
=“0000”;
ELSIF（cp’EventANDcp=‘1’）THEN
IFld=‘0’THEN
=d;
ELSIF（ctt=‘1’ANDctp=‘1’）THEN
IFq=“1111”THEN
ELSE
=q+“0001”;
co<
=‘1’WHEN（q=“1111”ANDctt=‘1’）ELSE‘0’;
ENDbeh_ctr16;
（5）.集成移位寄存器74194。
LIBRARYIEEE;
USEIEEE.Std_Logic_1164.ALL;
ENTITYsrgIS
PORT（cr,cp:
sl,sr:
m:
INStd_Logic_Vector（1DOWNTO0）;
q:
BUFFERStd_Logic_Vector（3DOWNTO0））;
ENDsrg;
ARCHITECTUREbehav_srgOFsrgIS
PROCESS（cr,cp）
IFcr=‘0'
THEN
--异步复位
ELSIF（cp’EventANDcp=‘1’）THEN
CASEmIS
WHEN"
01"
=>
=sr&
q（3DOWNTO1）;
--右移
10"
=q（2DOWNTO0）&
sl;
--左移
11"
--并行输入（同步预置）
WHENOTHERS=>
NULL;
--空操作，即保持
ENDCASE;
ENDbehav_srg;
3.6、
（2）.由D触发器构成的异步二进制模8计数器
异步2k进制计数器的电路结构
计数规律
触发方式
上升沿
下降沿
加法
减法
ENTITYasyn_ctr8IS
PORT（cp:
INBit;
BUFFERStd_Logic_Vector（2DOWNTO0））;
ENDctr8;
ARCHITECTUREstruct_ctr8OFasyn_ctr8IS
COMPONENTd_ffPORT（clk,d:
OUTStd_Logic）;
ENDCOMPONENT;
SIGNALnq0,nq1,nq2:
Std_Logic;
ff0:
d_ffPORTMAP（cp,nq0,q（0）,nq0）;
ff1:
d_ffPORTMAP（q（0）,nq1,q
（1）,nq1）;
ff2:
d_ffPORTMAP（q
（1）,nq2,q
（2）,nq2）;
ENDstruct_ctr8;
4.3、
一位全减器：
输入为x（被减数）、y（减数）、bi（低位借位）、d（差）和bo（本位向高位的借位）
（1）.PROM实现：
（2）.PLA实现：
4.10、
状态转换图：
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