基于quartusll 交通灯控制系统企业管理Word格式文档下载.docx
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由于不能使用7448自动译码集成电路，故在ＬED七段显示数码管显示时间时,要把计时结果转换为七段码输出到相应的LED七段显示数码管上,因此还需要一个转换电路。
交通灯状态控制也需要一个电路，当有使能信号及无紧急情况下，交通灯状态不发生变化,有紧急情况时，两个方向上均为红灯亮，紧急情况消除后，回到原来状态，无使能信号时，交通灯状态不变.
通过上面的分析，不难得知可以把交通灯控制系统划分为6个模块:
键输入模块,时钟分频模块，计时模块，选通模块，显示模块，控制模块。
各个模块之间的连接关系如下：
ｒesｅt shoｗtime
on_ofｆ
reｓet0 oｎ_off0
clｋ1
tiｍel,tiｍes
clk2 clｋ０ cｈooｓe4
三、总体结构框图
No
ｙes
Yeｓ
No
No
Ｙes
No
Yeｓ Yｅs
Ｎｏ
Yes
Yｅs
No
No
Ｙes
No
Yeｓ
四、分块电路设计.
（１）键输入模块（ｋeyｉｎ）
紧急情况on_oｆf;
用来消除抖动的时钟信号cｌｋ1，由时钟分频模块提供。
去抖后的提示信号on_ｏfｆ0.
（２）时钟分频模块（ｃｌｋ＿diｖ）
外部时钟信号clｋ;
输出信号:
消除抖动的时钟信号clｋ1;
计时内部时钟信号clk2；
产生选通信号的时钟信号clｋ0.
（３）计时模块（tiｍe）：
定时计时时钟clk2,由时钟分频模块提供;
去抖动后的提示信号oｎ_off0;
复位信号rｅseｔ;
状态提示信号staｔe（1doｗnto 0）；
东西方向的十位信号eｑ1（3 downtｏ 0）；
东西方向的个位信号eｑ0（3dｏｗｎto ０）；
南北方向的十位信号sｑ1（3 ｄownto 0）;
南北方向的个位信号sq0（3doｗnｔo0）；
使能信号tｉmｅl，tiｍes。
（4）选通模块（choｏｓe）:
选通时钟信号ｃｌk0，由时钟分频模块提供。
选通信号cｈooｓe4（3ｄｏwntｏ ０）。
（5）显示模块（dｉsｐｌay）：
计时的十位或个位信号；
控制LED七段显示数码管的七位数组型信号。
（６）控制模块（kｅep）：
复位信号reseｔ；
去抖后的紧急情况提示信号on＿off0;
定时计时时钟信号clｋ2；
使能信号ｔimeｌ，tiｍes;
东西方向交通灯状态控制信号stａte1（３ downtｏ0）;
南北方向交通灯状态控制信号statｅ2（3ｄowntｏ 0）；
交通灯状态提示信号stａte（1downtｏ０）。
五、总体电路图（图形法）。
六、仿真波形
状态变化仿真图：
以下显示选通信号的仿真波形
七、源程序
主模块：
--－—--－-－—trafｆic module---－——－－-
ｌiｂraｒyieeｅ；
use ｉeee。
ｓtd＿loｇic_11６4。
all；
uｓｅieｅｅ．std_logic_aｒith．ａｌｌ；
ｕseｉeee。
sｔd_ｌogic＿unsigneｄ。
all;
eｎtitｙtracfｉcｉs
pｏrt（reｓｅt ：
inｓtｄ＿logic；
－-－—－-—－－----—--－－－——-－复位信号
ｃｌｋ ：
in std_logｉc;
-——-——--—---——－—--－——-—外部时钟信号
shｏwｔime1,showtiｍe2,ｓｈowtime3，ｓhowtime4：
outstd＿loｇiｃ_vecｔor（6 ｄoｗnｔo0）;
—————--—-————－--——-－－－—－-- 控制LＥD七段显示数码管的七位数组型信号
cｈoose4：
ouｔsｔd_lｏgｉc_vectoｒ（3doｗｎｔo０）；
——－-——--选通信号
on_ofｆ :
inｓtｄ＿loｇiｃ;
—－———－----－—－－－——－---——－紧急情况控制信号
stａtｅ1,ｓｔate2：
out ｓtd_logｉc＿vector（3downtｏ0））;
－－－交通灯状态控制信号
end trａcfic;
ａrｃhｉteｃturｅsｙｓtemｏftraｃficis——-—－—--—————-－－－元件例化调用
comｐoｎｅnt kｅｙin-—－--——---—－—－—-－－——－－—---———－－—-去抖动模块
pｏrt（ａ，ｂ:
inｓｔd_ｌｏgｉc；
c：
ouｔstd＿ｌogｉc）;
endcomponeｎt;
ｃoｍpoｎenｔ timｅ-—－———-—---—－—-—-－——－—--－—-—－－－——－－计时模块
pｏrt（a,b，k：
in std＿ｌogic；
c:
instd_lｏgic_vｅcｔor（1ｄｏｗnto0）；
ｄ,e，ｆ，g：
out std_logｉc_vector（3dｏwnto 0）；
j，h：
oｕtstd_lｏgｉc）;
enｄcoｍｐonent；
coｍpｏneｎt ｃｈoosｅ—-－－-—-———－—-－—--－—-——－-———-————选通模块
port（a:
instd＿lｏgic；
ｂ：
out ｓｔd_loｇiｃ_vｅctｏr（３ｄowｎｔo０））；
end cｏmｐｏnent;
ｃomponｅｎtdｉsｐlａy－—-－—－-－——-—－—---—-－-－——－－－-－--显示模块
pｏrt（a:
instｄ_loｇic_vector（3ｄｏｗｎｔo０）;
ｂ:
oｕtｓtｄ_ｌｏgic_ｖector（6doｗnto0））；
end componenｔ;
componｅｎtclk_dｉv---－—－－--—-—－－—---———－---—--－-——时钟分频模块
porｔ（a：
insｔd＿loｇic;
b，ｃ，d：
outｓtｄ_loｇic）；
endcｏmponenｔ；
cｏmｐonent ｋeeｐ—-－—－—---—-——－—--－－————－--－－--－－－－－状态控制模块
pｏrt（a,b,ｃ,g,ｊ：
instd_loｇiｃ；
d，e:
oｕｔ ｓtd＿lｏｇiｃ_veｃtor（3downto 0）；
f：
ouｔsｔd_lｏgic＿vector（1ｄowntｏ０））;
enｄcomponｅnt；
ｓｉgnalon＿off0:
stｄ_lｏgic；
紧急情况经去抖后的输出信号;
signalｓtaｔe：
sｔd_loｇiｃ_vectｏr（１ｄｏwｎto0）;
控制计数器的状态提示信号；
sｉgnalclk０,clk1，cｌk2:
std_ｌｏgic;
时钟分频后的输出信号;
siｇｎaｌｅｑ0，sq0：
ｓtｄ_lｏgiｃ＿vｅctｏｒ（３dｏwｎtｏ ０）;
南北和东西计数器的个位输出；
signａleq1，sq1：
ｓｔd_logic＿vｅｃｔor（３doｗnto 0）；
南北和东西计数器的十位输出；
signaｌtimel，tiｍｅs：
ｓtd＿logiｃ；
计数器对控制器的反馈信号；
begiｎ 用信号把各个模块连起来;
u１：
keyin pｏｒｔmap（clk１，on＿ｏｆf，oｎ_off0）；
u3：
timｅ ｐortmap（clk２,on_ofｆ０，resｅt,staｔｅ，ｅｑ0,eq1，sq0,sq1，tｉｍel，tｉmes）；
u4：
choosｅ ｐｏrtｍap（ｃｌk0，choose4）；
u5:
display portmap（ｅq０，ｓhoｗtime1）；
u6：
dｉsｐlaypoｒｔmaｐ（ｅq1，ｓhowtime2）;
u7：
displaypoｒt ｍap（sq０，ｓhｏwtime3）；
u８：
displayporｔ map（ｓq1,showtime4）;
u９：
kｅep porｔmaｐ（ｏn＿oｆｆ0,timeｌ,timｅs，ｃlk2,ｒeset,state1，statｅ2，state）；
u1０：
ｃlk_divpｏrtｍap（clk,cｌk0,clk1，clk2）;
ｅnｄsystem；
去抖模块：
－-－－——--keyinmodule—－——－
libraｒｙiｅee;
usｅiｅee。
sｔd_logｉc_１164．aｌl；
entitykeｙinｉs
pｏrt（Ａ,Ｂ：
insｔd_logｉc；
C ：
outstd_lｏｇｉｃ）；
eｎd keyin;
arｃhiｔecｔｕre keyin_ａｒcof kｅyｉniｓ
comｐｏnentkand2
ｐort（A,B :
insｔd_lｏgｉｃ；
C：
outstd_ｌogｉc）;
endｃｏｍpｏnent;
ｃoｍｐｏnｅntkdf
pｏｒt（A,Ｂ ：
ｉnｓtd＿logic;
C,D：
ｏuｔsｔd_logic）;
endcomｐoｎenｔ;
componentknａnd2
port（A,B：
instｄ＿ｌogic;
C：
ｏutstd_logiｃ）;
endｃomponeｎt；
sigｎal TMP１,TMP2，TＭP３,TMＰ4，TMＰ５，TＭP6:
ｓtd_logiｃ；
ｂｅgiｎ
u０:
knａnd2 portmap（Ａ，ＴMP１，TMP2）；
u1:
knaｎｄ２portmap（ＴMP2，ＴＭP3,ＴMP1）；
U2:
ｋdｆｐoｒtmaｐ（TＭP2，B，TMP4，TMP3）；
U3:
kｄf portmaｐ（ＴMP4，Ｂ,TMP6，ＴMＰ5）;
u4:
kaｎd2portmap（TＭP4,TMP5,C）;
ｅndｋｅｙｉn_ａrc;
ｌibraryieeｅ；
—－—tｗoinpuｔsaｎdｇateｄesｃription
useieeｅ.sｔd_ｌｏｇiｃ＿1164．all;
entｉty kand２ is
pｏrt（A,B:
iｎstd＿loｇic；
C :
outｓtd_ｌogiｃ）;
ｅndｋａnd2;
ａrcｈｉtｅcturekａnd２＿arｃofkaｎｄ2ｉs
bｅgin
C<
＝Aａnd Ｂ；
endkanｄ2_aｒc;
———end oｆｔｗoinpｕtsandgａtedesｃriptiｏｎ
libraryieee;
-－—twoiｎpｕts aｎd_ｎotgaｔｅdeｓcription
useieeｅ.std_ｌoｇic_11６4。
entity kｎand２ is
pｏrｔ（A，B:
ｉn ｓtd_logic;
C :
outsｔd_ｌogｉc）；
enｄkｎａnｄ2；
aｒchｉｔectuｒｅknand2_aｒc ｏｆknand2 is
bｅｇｉｎ
C〈=not（Ａand Ｂ）；
end knand2＿aｒc；
—-－ｅnｄoｆtwoinputｓ anｄ＿not gａｔe descｒiption
librarｙieee;
－—－D ｔｒiｇgerdeｓｃriptｉｏｎ
useｉeｅe。
ｓtd＿ｌogｉc_１１６４.ａlｌ；
entｉtｙ kdｆis
port（A，Ｂ：
ｉn std_ｌｏgic；
C，D：
ｏuｔstd＿logic）;
ｅndｋdf;
architecturekｄｆ_arcofkdf ｉs
ｐrocｅss（Ｂ）
beｇｉｎ
if（B'
eｖｅntａndＢ＝'
1’）tｈｅnＣ〈=A；
Ｄ<
=notＡ;
eｎdif；
enｄ prｏｃess;
end ｋdf_aｒｃ；
选通模块：
该模块是为节省资源而设的，实验中有四个LＥＤ七段数码管显示计数，点亮一个LED需电流5-5０mA，同时点亮4个LED,CPLＤ可能无法负荷这样的电流驱动，而且功率太大，散热也是问题。
同时这么做也容易造成电路被烧毁,因此需要逐个循环点亮.又为使显示结果持续不致闪烁抖动,只需每个扫描频率超过人眼视觉暂留频率２4Hz以上，就能达到.选择20０Hz作为时钟，分到4个数码管,每个数码管50Hz（大于24Ｈz），故不会有闪烁。
libraｒyiｅｅe;
---－-－-cｈoｏsｅｍｏdule－－--———－——
useieeｅ.stｄ_logic_１１64。
ａｌl；
useieee。
sｔd_ｌoｇiｃ_unsｉgneｄ。
entｉｔychooseis
port（a：
instd_ｌoｇic；
b：
outsｔd＿logｉc_veｃｔｏr（3downto0））;
enｄchｏose;
archiｔeｃture ｃｈoose_arcｏfｃhooseis
siｇnalm ：
inｔeger ranｇｅ0to3；
beｇin
procｅsｓ（a）
ｂegin
iｆ（a'
event and ａ＝'
1＇）ｔhｅn
iｆ（ｍ=3）tｈenm〈=0；
elｓem<
=m+1；
end if;
endｉf；
caｓemiｓwhｅn0＝〉b〈=”011１＂;
ｗheｎ 1=＞ｂ〈＝”1０1１"
；
when2=〉b〈＝”1１０1"
ｗheｎ3=>
ｂ＜＝＂1１10＂；
endcａse;
endprocess；
endchｏose＿ａｒｃ；
分频模块:
实验中需要三个不同频率的时钟:
消抖电路需要10Ｈz的时钟，选通电路需要200Ｈz的时钟，计时需要1Hz的时钟。
外部提供的时钟的频率为1MHz，故需要经过分频得到,但由于外部时钟的频率和我们所需要的时钟的频率相差太远，一次分频到底又占用太多的资源，所以我采用的是先对外部时钟进行一定的分频，再依次向下分，得到我们需要的时钟,这样可以节省很多资源。
lｉbｒaryieee;
--－——ｃｌk_diｖ ｍodule-－—-——-
use ｉeee．stｄ_logic_11６4．aｌl;
eｎtity clk_ｄivis
port（a：
instd_logｉc；
--－-－－--—--—－－－-－——--—-————--－外部时钟信号
ｂ：
oｕｔ stｄ_ｌｏgic；
—－--－--—－-—-----—－-—--—---——-频率为２00Ｈz的时钟信号
c：
ｏutｓtd_logｉc;
—－-—-—-－—--－--—-—－－-—-－－－—－－－频率为10Hz的时钟信号
d：
oｕｔstd_ｌｏgic）；
————-—－--————－—--—--—-——-－－－频率为1Hz的时钟信号
endｃlk_div；
architecｔuｒｅcｌk＿div_arcoｆclｋ_diviｓ
signalclｋ＿10k：
ｓｔd_logiｃ;
siｇnal clk_200:
ｓtｄ＿logｉｃ;
signal clk_1０:
sｔｄ_logiｃ;
sｉgnalｃｌk_1:
ｓtd_lｏgic；
siｇnaｌ m：
integerranｇe 0ｔo100；
siｇnal n：
ｉnｔegerrａngｅ0to50；
signａll：
iｎtegerｒanｇe0ｔｏ２0；
siｇnalｇ：
inteｇerｒange０to10；
begin
ｐ１：
pｒoceｓs（ａ）-—-－—－—－－－-先对外部时钟进行１00分频，得到频率为10KHz的时钟信号
begｉn
if（ａ'
ｅvent ａｎda=’1＇）tｈen
iｆm=99ｔheｎm＜＝０;
ｅｌsem〈=ｍ+1;
endif;
if（m＜=４9） thencｌk_１0ｋ<
＝'
０’；
elseｃlk_１0k＜='
1＇;
end if;
endif;
ｅnｄprocesｓ;
p2:
ｐrocess（ｃlk_10k）－—--—-－对10KHｚ的时钟信号再进行５０分频,得到200Hz的时钟信号
ｂegin
ｉf（clｋ_10ｋ'
eventaｎｄｃｌk_１0k=’1＇）then
ifn=４9ｔhenn＜=０；
elsen<
=n+１；
enｄif；
ｉf n＜=24tｈｅncｌｋ_２0０＜=’0’;
else clｋ_2０0<
='
１＇；
eｎdif;
eｎｄif;
eｎｄｐrｏｃeｓｓ;
b＜=clｋ＿２０0;
p3:
proceｓs（clk_2０0）－-—-对200Hｚ的时钟信号进行20分频，得到１0Hz的时钟信号
begin
iｆ（ｃｌk＿20０＇eｖeｎtandclｋ_200＝'
1'
）then
ｉｆ l＝1９tｈeｎl〈＝0;
else l＜=l+1;
ｅｎdiｆ;
ｉfl<
=9thencｌk＿１0〈='
0’；
eｌse clk_10<
＝’1'
eｎdif;
eｎdif;
end pｒocｅsｓ;
c<
=clｋ_1０;
p４：
ｐroｃesｓ（clk＿1０）-—-—对10Hz的时钟信号进行10分频，得到需要的１ Hz的时钟信号
ｂegin
ｉf（cｌk_10'
eventａnｄclk_1０＝'
1＇）ｔheｎ
if g＝９theng<
=0;
ｅlse g<
＝g+1;
endif；
iｆｇ〈=４ tｈeｎｃlk＿１〈='
0'
eｌseｃlk_１＜=’1’；
endiｆ；
ｅnｄif;
endprｏcｅｓs；
d<
=clk_1；
eｎｄclｋ_div＿ａｒｃ;
显示模块：
——--—－ｄｉsplay mｏｄuｌｅ－—-－－---
libraｒy ieee;
usｅｉeee.sｔd_ｌｏgic_1164。
aｌｌ;
usｅｉeeｅ。
stｄ＿logic_sｉｇnｅd．ａlｌ;
ｕseieee。
std_
升级会员 