技术报告lvds差分电平标准技术报告V100329解读Word格式文档下载.docx
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可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil（0.25mm）。
100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。
1.2其他常用电平标准
现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面简单介绍一下各自的供电电源、电平标准以及使用。
注意事项。
TTL：
Transistor-TransistorLogic三极管结构。
Vcc：
5V；
VOH>
=2.4V；
VOL<
=0.5V；
VIH>
=2V；
VIL<
=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。
所以后来就把一部分“砍”掉了。
也就是后面的LVTTL。
LVTTL又分3.3V、2.5V以及更低电压的LVTTL（LowVoltageTTL）。
3.3VLVTTL：
3.3V；
=0.4V；
2.5VLVTTL：
2.5V；
=2.0V；
=0.2V；
=1.7V；
=0.7V。
更低的LVTTL不常用就先不讲了。
多用在处理器等高速芯片。
TTL使用注意：
TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；
TTL电平输入脚悬空时是内部认为是高电平。
要下拉的话应用1k以下电阻下拉。
TTL输出不能驱动CMOS输入。
CMOS：
ComplementaryMetalOxideSemiconductorPMOS+NMOS。
=4.45V；
=3.5V；
=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3VLVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
3.3VLVCMOS：
=3.2V；
=0.1V；
2.5VLVCMOS：
CMOS使用注意：
CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值（比如一些芯片是0.7V）时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。
ECL：
EmitterCoupledLogic发射极耦合逻辑电路（差分结构）
Vcc=0V；
Vee：
-5.2V；
VOH=-0.88V；
VOL=-1.72V；
VIH=-1.24V；
VIL=-1.36V。
速度快，驱动能力强，噪声小，很容易达到几百M的应用。
但是功耗大，需要负电源。
为简化电源，出现了PECL（ECL结构，改用正电压供电）和LVPECL。
PECL：
Pseudo/PositiveECL
Vcc=5V；
VOH=4.12V；
VOL=3.28V；
VIH=3.78V；
VIL=3.64V
LVPELC：
LowVoltagePECL
Vcc=3.3V；
VOH=2.42V；
VOL=1.58V；
VIH=2.06V；
VIL=1.94V
ECL、PECL、LVPECL使用注意：
不同电平不能直接驱动。
中间可用交流耦合、电阻网络或专用芯片进行转换。
以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。
（如多用于时钟的LVPECL：
直流匹配时用
130欧上拉，同时用82欧下拉；
交流匹配时
用82欧上拉，同时用130欧下拉。
但两种方式工作后直流电平都在1.95V左右。
）
前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。
LVDS：
LowVoltageDifferentialSignaling
差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。
通过外部的100欧匹配电阻（并在差分线上靠近接收端）转换为±
350mV的差分电平。
LVDS使用注意：
下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。
如果感兴趣的话可以联系我。
CML：
是内部做好匹配的一种电路，不需再进行匹配。
三极管结构，也是差分线，速度能达到3G以上。
只能点对点传输。
GTL：
类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。
1.2V电源供电。
Vcc=1.2V；
=1.1V；
=0.85V；
=0.75V
PGTL/GTL+：
Vcc=1.5V；
=1.4V；
=0.46V；
=1.2V；
=0.8V
HSTL是主要用于QDR存储器的一种电平标准：
一般有V&
not;
CCIO=1.8V和V&
&
CCIO=1.5V。
和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平（VCCIO/2），另一端接输入信号。
对参考电平
要求比较高（1%精度）。
SSTL主要用于DDR存储器。
和HSTL基本相同。
V&
CCIO=2.5V，输入为输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。
对参考电平要求比较高（1%精度）。
HSTL和SSTL大多用在300M以下。
RS232和RS485基本和大家比较熟了，只简单提一下：
RS232采用±
12-15V供电，我们电脑后面的串口即为RS232标准。
+12V表示0，-12V表示1。
可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。
RS485是一种差分结构，相对RS232有更高的抗干扰能力。
传输距离可以达到上千米。
载波生成的基本原理
载波生成由基准时钟
、相位累加器、相位寄存器、相位/幅值查找表（ROM）组成。
工作过程是预先在ROM中存入正弦或余弦波形的幅度编码，每来一个时钟信号，N位的相位累加器将频率控制字K与相位寄存器的输出累加，同时，相位寄存器输出序列的高M位去寻址相位/幅值查找表，得到一系列离散的幅度编码。
载波的输出信号频率为
，频率分辨率为
。
TTL电平信号被利用的最多是因为通常数据表示采用二进制规定，+5V等价于逻辑“1”，0V等价于逻辑“0”，计算机处理器控制的设备内部各部分之间通信的标准技术。
TTL电平信号对于计算机处理器控制的设备内部的数据传输非常理想。
TTL型通信大多数情况下，是采用并行数据传输方式。
与CMOS管差异：
1.CMOS是场效应管构成，TTL为双极晶体管构成
2.CMOS的逻辑电平范围比较大（5～15V），TTL只能在5V下工作
3.CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰能力差
4.CMOS功耗很小，TTL功耗较大（1～5mA/门）
5.CMOS的工作频率较TTL略低，但是高速CMOS速度与TTL差不多相当
简单理解：
TTL电平,TTL的电源工作电压是5V，所以TTL的电平是根据电源电压5V来定的。
CMOS电平，CMOS的电源工作电压是3V-18V，CMOS的电源工作电压范围宽，如果你得CMOS的电源工作电压是12V，那么这个CMOS的输入输出电平电压要适合12V的输入输出要求。
即CMOS的电平，要看你用的电源工作电压是多少，3v-18V，都在CMOS的电源工作电压范围内，具体数值，看你加在CMOS芯片上的电源工作电压是多少。
LVDS针脚定义
20PIN单6定义：
1：
电源2：
电源3：
地4：
地5：
R0-6：
R0+7：
地8：
R1-9：
R1+10：
地11：
R2-12：
R2+13：
地14：
CLK-15：
CLK+16空17空18空19空20空
每组信号线之间电阻为（数字表120欧左右）
20PIN双6定义：
R1-8：
R1+9：
R2-10：
R2+11：
CLK-12：
CLK+13：
RO1-14：
RO1+15：
RO2-16：
RO2+17：
RO3-18：
RO3+19：
CLK1-20：
CLK1+
20PIN单8定义：
CLK+16：
R3-17：
R3+
30PIN单6定义：
空2：
电源4：
空5：
空6：
空7：
空8：
R0-9：
R0+10：
R1-12：
R1+13：
R2-15：
R2+16：
地17：
CLK-18：
CLK+19：
地20：
空-21：
空22：
空23：
空24：
空25：
空26：
空27：
空28空29空30空
30PIN单8定义：
R3-21：
R3+22：
地23：
30PIN双6定义：
RS0-18：
RS0+19：
RS1-21：
RS1+22：
RS2-24：
RS2+25：
地26：
CLK2-27：
CLK2+
30PIN双8定义：
R1-11：
R1+12：
R2-13：
R2+14：
地15：
CLK-16：
CLK+17：
地18：
R3-19：
R3+20：
RB0-21：
RB0+22：
RB1-23：
RB1+24：
地25：
RB2-26：
RB2+27：
CLK2-28：
CLK2+29：
RB3-30：
RB3+
一般14PIN、20PIN、30PIN为LVDS接口。
2LVDS工作原理及技术优势
2.1LVDS工作原理
驱动器由一个恒流源（通常为3.5mA）驱动一对差分信号线组成。
在接收端有一个高的直流输入阻抗（几乎不会消耗电流），几乎全部的驱动电流将流经100Ω的接收端电阻在接收器输入端产生约350mV的电压。
当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生有效的“0”或“1”逻辑状态。
图1LVDS信号传输组成图
LVDS信号传输一般由三部分组成：
差分信号发送器，差分信号互联器，差分信号接收器。
差分信号发送器：
将非平衡传输的TTL信号转换成平衡传输的LVDS信号。
通常由一个IC来完成，如：
DS90C031
差分信号接收器：
将平衡传输的LVDS信号转换成非平衡传输的TTL信号。
DS90C032
差分信号互联器：
包括联接线（电缆或者PCB走线），终端匹配电阻。
按照IEEE规定，电阻为100欧。
我们通常选择为100，120欧。
LVDS物理接口使用1.2V偏置电压作为基准，提供大约400mV摆幅。
LVDS驱动器由一个驱动差分线对的电流源组成（通常电流为3.5mA），LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100Ω 的匹配电阻，并在接收器的输入端产生大约350mV的电压。
电流源为恒流特性，终端电阻在100――120欧姆之间，则电压摆动幅度为：
3.5mA*100=350mV；
3.5mA*120=420mV。
由逻辑“0”电平变化到逻辑“1”电平是需要时间的。
由于LVDS信号物理电平变化在0。
85――1。
55V之间，其由逻辑“0”电平到逻辑“1”电平变化的时间比TTL电平要快得多，所以LVDS更适合用来传输高速变化信号。
其低压特点，功耗也低。
2.2LVDS技术优势
（1）高速度：
LVDS技术的恒流源模式低摆幅输出意味着LVDS能高速切换数据。
例如，对于点到点的连接，传输速率可达数百Mbps。
（2）高抗噪性能：
噪声以共模方式在一对差分线上耦合出现，并在接收器中相减从而可消除噪声。
这也是差分传输技术的共同特点。
（3）低电压摆幅：
使用非常低的幅度信号（约350mV）通过一对差分PCB走线或平衡电缆传输数据。
LVDS的电压摆幅是PECL的一半，是RS-422的1/10；
由于是低摆幅差分信号技术，其驱动和接收不依赖于供电电压，因此，LVDS可应用于低电压系统中，如5V、3.3V甚至2.5V。
（4）低功耗：
接收器端的100Ω阻抗功率仅仅为1.2mV。
RS-422接收器端的100Ω阻抗功率为90mV，是LVDS的75倍！
LVDS器件采用CMOS工艺制造，CMOS工艺的静态功耗极小。
LVDS驱动器和接收器所需的静态电流大约是PECL/ECL器件的1/10。
LVDS驱动器采用恒流源驱动模式，这种设计可以减少1cc中的频率成分。
从1cc与频率关系曲线图上可以看到在10MHz～100MHz之间，曲线比较平坦；
而TTL/CMOS以及GTL接收器件的动态电流则随着频率地增加呈指数增长，因为功率是电流的二次函数，所以动态功耗将随着频率的提高而大幅度提高（见图2）。
（5）低成本：
LVDS芯片是标准CMOS工艺实现技术，集成度高；
接收端阻抗小，连线简单，节省了电阻电容等外围元件；
低能耗；
LVDS总线串行传输数据，LVDS芯片内部集成了串化器或解串器，与并行数据互联相比，节省了约50%的电缆、接口及PCB制作成本。
此外，由于连接关系大大简化，也节省了空间。
（6）低噪声：
由于两条信号线周围的电磁场相互抵消，故比单线信号传输电磁辐射小得多。
恒流源驱动模式不易产生振铃和切换尖锋信号，进一步降低了噪声。
2.3差分信号抗噪特性
从差分信号传输线路上可以看出，若是理想状况，线路没有干扰时，在发送侧，可以形象理解为：
IN=IN+-IN-
在接收侧，可以理解为：
IN+-IN-=OUT
所以：
OUT=IN
在实际线路传输中，线路存在干扰，并且同时出现在差分线对上，
在发送侧，仍然是：
线路传输干扰同时存在于差分对上，假设干扰为q，则接收则：
（IN++q）-（IN--q）=IN+-IN-=OUT
噪声被抑止掉。
上述可以形象理解差分方式抑止噪声的能力。
在实际芯片中，是在噪声容限内，采用“比较”及“量化”来处理的。
LVDS接收器可以承受至少±
1V的驱动器与接收器之间的地的电压变化。
由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。
这个共模范围是：
+0.2V～+2.2V。
建议接收器的输入电压范围为：
0V～+2.4V。
抑止共模噪声是DS（差分信号）的共同特性，如RS485,RS422电平，采用差分平衡传输，由于其电平幅度大，更不容易受干扰，适合工业现场不太恶劣环境下通讯。
3应用发展
LVDS信号在PCB上的设计
由LVDS信号的工作原理及特点可以看出：
LVDS信号不仅是差分信号，而且还是高速数字信号；
因此LVDS传输媒质不管使用的是PCB线对还是电缆，都必须采取措施防止信号在媒质终端发生反射，同时应减少电磁干扰以保证信号的完整性。
只要我们在布线时考虑到以上这些要素，设计高速差分线路板并不很困难。
下面将简要介绍LVDS信号在PCB上的设计要点：
1.布成多层板。
有LVDS信号的印制板一般都要布成多层板。
由于LVDS信号属于高速信号，与其相邻的层应为地层，对LVDS信号进行屏蔽防止干扰。
另外密度不是很大的板子，在物理空间条件允许的情况下，最好将LVDS信号与其它信号分别放在不同的层。
例如，对于四层板，通常可以按以下进行布层：
LVDS信号层、地层、电源层、其它信号层。
2.LVDS信号阻抗计算与控制。
LVDS信号的电压摆幅只有350mV，适于电流驱动的差分信号方式工作。
为了确保信号在传输线当中传播时不受反射信号的影响，LVDS信号要求传输线阻抗受控，通常差分阻抗为（100±
10）Ω。
阻抗控制的好坏直接影响信号完整性及延迟。
如何对其进行阻抗控制呢?
①、确定走线模式、参数及阻抗计算。
LVDS分外层微带线差分模式和内层带状线差分模式两种，分别如图2、图3所示。
通过合理设置参数，阻抗可利用相关阻抗计算软件（如POLAR-SI6000、CADENCE的ALLEGRO）计算也可利用阻抗计算公式计算。
图2、图3为POLAR-SI6000阻抗计算软件计算阻抗值。
阻抗计算公式计算阻抗。
以上微带线和带状线种方式阻抗计算公式分别为：
（i）微带线（microstrip）
Z={87/[sqrt（εr+1.41）]}ln[5.98H/（0.8W+T）]
其中，W为线宽，T为走线的铜皮厚度，H为走到参考平面的距离，εr是PCB板材质的介电常数（dielectricConstant）。
此公式必须在0.1<
（W/H）<
2.0及1<
（εr）<
15的情况才能应用。
（ii）带状线（stripline）
Z=[60/sqrt（εr）]ln{4H/[0.67π（T+0.8W）]}
其中，H为两参考平面的距离，并且走线位于参考平面的中间。
此公式适应于双线，线间距与抗成正比，必须在W/H<
0.35及T/H<
0.25的情况才应用。
由上面两公式可以看出，虽然其计算公式各不同，但阻抗值均与绝缘层厚度成正比，与介电常数、线的厚度及宽度成反比。
②、走平行等距线（如图4）。
确定走线线宽及间距，在走线时要严格按照计算出的线宽和间距，两线间距要一直保持不变，也就是要保持平行（如图4示）。
平行的方式有两种：
一种为两条线走在同一线层（side-by-side），另一种为两条线走在上下相两层（over-under）。
一般尽量避免使用后者即层间差分信号，因为在PCB板的实际加工过程中，由于层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，不能保证差分线的间距等于层间介质厚度，会造成层间差分对的差分阻抗变化。
困此建议尽量使用同层内的差分。
3.紧耦合原则。
在计算线宽和间距时最好遵守紧耦合的原则，也就是差分对线间距小于或等于线宽。
当两条差分信号线距离很近时，电流传输方向相反，其磁场相互抵消，电场相互耦合，电磁辐射也要小得多。
4.走短线、直线。
为确保信号的质量，LVDS差分对走线应该尽可能地短而直，减少布线中的过孔数，避免差分对布线太长，出现太多的拐弯，拐弯处尽量用45°
或弧线，避免90°
拐弯。
5.不同差分线对间处理。
LVDS对走线方式的选择没有限制，微带线和带状线均可，但是必须注意要有良好的参考平面。
对不同差分线之间的间距要求间隔不能太小，至少应大于3～5倍差分线间距。
必要时在不同差分线对之间加地孔隔离以防止相互问的串扰。
6.LVDS信号远离其它信号。
对LVDS信号和其它信号比如TTL信号，最好使用不同的走线层，如果因为设计限制必须使用同一层走线，LVDS和TTL的距离应该足够远，至少应大于3～5倍差分线间距。
7.LVDS差分信号不可以跨平面分割。
尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但是跨分割部分的传输线会因为缺少参考平面而导致阻抗的不连续（如图5箭头处所示，其中GND1、GND2为LVDS相邻的地平面）。
8.接收端的匹配电阻的布局。
对接收端的匹配电阻到接收管脚的距离要尽量靠近。
如图5的矩形处为接收端的匹配电
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