第五章时序逻辑电路.docx
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第五章时序逻辑电路
第五章 时序逻辑电路
教学要求：
了解时序逻辑电路的共同特点。
掌握时序电路分析方法，基本的设计方法；
掌握计数器的分类及特点；
了解常用的时序逻辑电路的功能及应用。
教学重点：
时序逻辑电路的分析方法。
时序逻辑电路的设计方法。
5.1概述
一、定义：
时序逻辑电路（又称时序电路）：
在任何一个时刻的输出状态不仅取决于当时的输入信号，
而且还取决于电路原来的状态。
二、电路构成：
存储电路（主要是触发器，且必不可少）+组合逻辑电路（可选）。
时序逻辑电路的状态是由存储电路来记忆和表示的。
三、分类
一：
根据电路状态转换情况的不同分为：
1．同步时序逻辑电路：
所有触发器的时钟输入端CP都连在一起，在同一个时钟脉冲CP作用下，凡具备翻转条件的触发器在
同一时刻状态翻转。
触发器状态的更新和时钟脉冲CP是同步的。
2．异步时序逻辑电路
时钟脉冲CP只接部分触发器的时钟输入端，其余触发器则由电路内部信号触发。
因此，凡具备翻转条
件的触发器状态的翻转有先有后，并不都和时钟脉冲CP同步。
计数器中，时钟脉冲CP又称为计数脉冲。
5.2时序逻辑电路的分析方法
时序逻辑电路的分析：
根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序
图，而后分析出它的功能。
5.2.1同步时序逻辑电路的分析方法
同步时序逻辑电路中，所有触发器都由同一个时钟脉冲信号CP来触发，都对应相同的电平或边沿状态
更新。
所以，可以不考虑时钟条件。
课堂讨论：
现态和次态的时间分割点？
一、基本分析步骤
1．写方程式
（1）输出方程。
时序逻辑电路的输出逻辑表达式，它通常为现态的函数。
（2）驱动方程。
各触发器输入端的逻辑表达式。
即J=？
，K=？
，D=？
（3）状态方程。
将驱动方程代入相应触发器的特性方程中，便得到该触发器的次态方程。
时序逻辑
电路的状态方程由各触发器次态的逻辑表达式组成。
JKF/F和DF/F的特性方程？
2．列状态转换真值表
将外输入信号和现态作为输入，次态和输出作为输出，列出状态转换真值表。
触发器的逻辑功能的
表示方法有哪些？
相互转换？
特别：
与或式→真值表？
3．逻辑功能的说明
根据状态转换真值表来说明电路的逻辑功能。
4．画状态转换图和时序图
状态转换图：
电路由现态转换到次态的示意图。
时序图：
在时钟脉冲CP作用下，各触发器状态变化的波形图。
二、分析举例
［例5.2.1］试分析图5.2.1所示电路的逻辑功能，并画出状态转换图和时序图。
图５.２.１ 待分析的时序电路图
解：
分析步骤
由电路可看出，时钟脉冲CP加在每个触发器的时钟脉冲输入端上。
因此它是一个同步时序逻辑电路，
时钟方程可以不写。
三个JK触发器的状态更新时刻都对应CP的下降沿。
1．写方程式
2．状态转换真值表
由状态方程，可列状态转换真值表。
3．逻辑功能说明
由状态转换真值表，在输入第6个计数脉冲CP后，返回原来的状态，同时输出端Y输出
一个进位脉冲。
因此为同步六进制计数器。
4．画状态转换图和时序图
⑴根据状态转换真值表→状态转换图。
圆圈内表示电路的一个状态，
箭头表示电路状态的转换方向（现态→次态）箭头线上方标注的X／Y为转换条件，
X为转换前输入变量的取值，Y为输出值由于本例没有输入变量，故X未标上数值。
⑵根据状态转换真值表→时序图（或称工作波形图）。
图5.2.2 例5.2.1的状态转换图和时序图
5．检查电路能否自启动
电路应有
＝8个工作状态，只有6个状态被利用了，称为有效状态。
还有110和111
没有被利用，称为无效状态。
能够自启动：
如果由于某种原因而进入无效状态工作时，只要继续输入计数脉冲CP，电路会自动返回
到有效状态工作。
该电路能够自启动。
[例5.2.2]试分析图５.2.3所示电路的逻辑功能。
并画出状态转换图和时序图。
图5.2.3待分析的时序电路图
解：
分析步骤
1．写方程式
2．列状态转换真值表
由于输入控制信号X可取0，也可取1，因此，应分别列出X＝0和X＝1的两张状态转换真值
表。
3．逻辑功能说明
在X＝0时，电路为加法计数器；
在X＝1时，电路为减法计数器。
因此，电路为同步四进制加/减计数器。
4．画状态转换图和时序图
可画出X＝0和X＝1时的两个状态转换图。
如用一个状态转换图时，则应在斜线上方标明输入变量X的取值。
画时序图。
图5.2.4 例5.2.2的状态转换图和时序图
（a）X=0的状态转换图（b）X=1的状态转换图 （c）时序图
5.3.1寄存器
寄存器：
存放数码、运算结果或指令的电路。
移位寄存器：
不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。
一个触发器可存储一位二进制代码。
n位二进制代码寄存器需n个触发器。
寄存器应用举例：
1运算中存贮数码、运算结果。
2计算机的CPU由运算器、控制器、译码器、寄存
器组成，其中就有数据寄存器、指令寄存器、一般寄存器。
课堂讨论：
寄存器与存储器有何区别?
寄存器内存放的数码经常变更，要求存取速度快，一般无法存放大量数据。
（类似于宾馆的贵重物品寄
存、超级市场的存包处。
）存储器存放大量的数据，因此最重要的要求是存储容量。
（类似于仓库）
一.寄存器
1．定义
寄存器：
用以存放二进代码的电路。
2．电路举例
由维持阻塞D触发器组成的4位数码寄存器。
图5.3.1 ４位数码寄存器的逻辑图
3．逻辑功能分析：
二.移位寄存器
具有存放数码和使数码逐位右移或左移的电路称作移位寄存器，又称移存器。
课堂讨论：
二进制的乘除法如何实现?
（利用了移位寄存器）
移位寄存器又分为单向移位寄存器和双向移位寄存器。
1、单向移位寄存器
㈠ 由4个维持阻塞D触发器组成4位右移位寄存器。
（1）．逻辑电路：
4个D触发器共用一个时钟脉冲信号，因此为同步时序逻辑电路。
数码由最左边的FF0的DI端串行输入。
图5.3.2 由D触发器组成的单向移位寄存器
（a）右移位寄存器 （b）左移位寄存器
（2）．工作原理
每一个触发器的输出→其右边触发器的输入，则对应每一个CP上升沿，数据右移一位。
（3）．右移位寄存器的状态表
并行输出方式：
数码由Q3、Q2、Q1、Q0取出
串行输出方式：
数码从Q3取出，但需要输入4（触发器的个数）+4（数码位数）个移位脉冲才能从
4位寄存器中取出存放的4位数码1011。
㈡ 4位左移位寄存器。
数码由最右边的FF3的端串行输入。
每一个触发器的输出→其左边触发器的输入，
则对应每一个CP上升沿，数据左移一位。
2.双向移位寄存器
（3）．主要功能分析。
（根据功能表分析，不写板书）
5.3.2计数器
计数器的分类
1．按计数进制分
二进制计数器：
按二进制数运算规律进行计数的电路称作二进制计数器。
十进制计数器：
按十进制数运算规律进行计数的电路称作十进制计数器。
任意进制计数器：
二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。
如五进
制计数器、六十进制计数器等。
2．按计数增减分
加法计数器：
随着计数脉冲的输入作递增计数的电路称作加法计数器。
减法计数器：
随着计数脉冲的输入作递减计数的电路称作减法计数器。
加/减计数器：
在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，
又称可逆计数器。
也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，
状态转换图中构成封闭的计数环。
3．按计数器中触发器翻转是否同步分
异步计数器：
计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部
提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。
同步计数器：
计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，
称作同步计数器。
显然，它的计数速度要比异步计数器快得多。
一、同步二进制计数器
1．同步二进制加法计数器
根据学生的程度，有时也可以从设计的角度，讨论同步二进制计数器的设计思想。
[同步计数器中，所有触发器的CP端是相连的，CP的每一个触发沿都会使所有的触发器状态更新。
因此不能使用T′触发器。
应控制触发器的输入端，即将触发器接成T触发器。
只有当低位向高位进
位时（即低位全1时再加1），令高位触发器的T=1，触发器翻转，计数加1。
]由JK触发器组成
的4位同步二进制加法计数器用下降沿触发。
下面分析它的工作原理。
（巩固同步计数器的分析方法，
简单介绍思路，可由学生自学详细的内容。
可不写板书）
（2）列状态转换真值表。
与或式（状态方程）→真值表（状态转换真值表）。
将现态看成是输入变量，次态看成是输出函数。
（3）逻辑功能。
十六进制计数器。
2．同步二进制减法计数器
设计思想：
[同步计数器中，所有触发器的CP端是相连的，CP的每一个触发沿都会使所有的触发器状态更新。
因此不能使用T′触发器。
应控制触发器的输入端，即将触发器接成T触发器。
只有当低位向高位
借位时（即低位全0时再减1），令高位触发器的T=1，触发器翻转，计数减1。
]为此，只要将
二进制加法计数器的输出由Q端改为端，便成为同步二进制减法计数器了。
3．集成同步二进制计数器CT74LS161
主要功能分析：
（看功能表分析，不必写板书。
）
4．利用反馈置数法获得N进制计数器
⑴计数器的置数功能
应先将计数起始数据预先置入计数器。
集成计数器的置数方式也有异步和同步两种。
①异步置数：
与时钟脉冲CP没有任何关系，只要异步置数控制端出现置数信号，并行数据便
立刻被置入。
②同步置数：
输入端获得置数信号后，只是为置数创造了条件，还需要再输入一个计数脉冲CP，计数
器才能将预置数置入。
⑵利用反馈置数法获得N进制计数器
用S0，S1，S2…，SN表示输入0，1，2，…，N个计数脉冲CP时计数器的
状态．N进制计数器的计数工作状态应为N个：
S0，S1，S2…，SN-1
对于异步置数：
在输入第N个计数脉冲CP后，通过控制电路，利用状态产生一个有效置数信号，送
给异步置数端，使计数器返回到初始的预置数状态，即实现了N进制计数。
对于同步置数：
在输入第N－1个计数脉冲CP时，利用状态产生一个有效置数信号，送给同步置
数控制端，等到输入第N个计数脉冲CP时，计数器返回到初始的预置数状态，从而实现N进制计。
课堂讨论：
实现N进计数，异步置数时状态出现吗？
步骤：
①写出计数器状态的二进制代码。
利用异步置数输入端获得N进制计数器时，写出对应的二进制代码；
利用同步置数端获得N进制计数器时，写出对应的二进制代码。
②写出反馈归零函数。
根据SN或SN-1写出置数端的逻辑表达式。
③画连线图。
主要根据反馈置数函数画连线图。
［例5.3.１］试用CT74LS161构成十进制计数器
解：
CT74LS161实现16进制，可利用其同步置数控制端来实现十进制计数。
第一种方案：
设从Q3Q2Q1Q0＝0000状态开始计数，取D3D2D1D0=0000。
采用置数控制端获得N进制计数器一般都从0开始计数。
（1）写出SN-1的二进制代码为SN-1＝S10-1＝S9＝1001
（2）写出反馈归零（置数）函数。
由于计数器从0开始计数，因此，应写反馈归零函数
（7.3.4）
（3）画连线图。
根据上式和置数的要求画十进制计数器的连线图，如图7.3.9（a）所示。
图5.3.3 用CT74LS161构成的十进制计数器的两种方法
（a）用前十个有效状态 （b）用后十个有效状态
第二种方案：
利用后10个状态0110～1111，取D3D2D1D0＝0110，反馈置数
信号从进位输出端CO取得。
取状态S15=1111，此时正好CO=1，经非门，
可取代与非门。
电路如图5.3.3（b）所示。
三、集成同步计数器
1．集成十进制同步加法计数器CT74LS160
逻辑功能示意图。
与CT74LS161基本相同，只是型号不一样。
功能表。
与CT74LS161完全相同。
主要功能。
与CT74LS161基本相同，只是实现十进制计数。
进位输出信号CO＝CTTQ3Q0＝Q3Q0
2．集成十进制同步加／减计数器CT74LS190
⑶主要逻辑功能。
（根据功能表分析，不用写板书）
一、异步二进制计数器
1．异步二进制加法计数
根据学生的程度，有时也可以从设计的角度，讨论异步二进制加法计数器的设计思想。
复习（提问）：
1怎样由JKF/F、DF/F实现T′F/F？
2二进制加法的进位规则？
[必须满足二进制加法原则：
逢二进一（1+1=10，即Q由1加1→0时有进位）；
各触发器应满足两个条件：
每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。
控制触发器的CP端，只有当低位触发器Q由1→0（下降沿）时，应向高位CP端输出一个进位信号
（有效触发沿），高位触发器翻转，计数加1。
由JK触发器组成4位异步二进制加法计数器
①逻辑电路JK触发器都接成T′触发器，下降沿触发。
图５.３.４ 由JK触发器组成4位异步二进制加法计数器
（a）逻辑图 （b）工作波形
②工作原理
异步置0端
上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0＝0000状态。
在计数过程中，
为高电平。
只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。
③状态转换顺序表5.3.4所示。
电路为十六进制计数器。
④工作波形（又称时序图或时序波形）
输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。
一位二进制计数器就是一个2分频器，
16进制计数器即是一个16分频器。
表5.3.1四位二进制加法计数器状态转换顺序表
图5.3.5所示为由D触发器组成的4位异步二进制加法计数器的逻辑图。
由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由端输出。
其工作原理类似，让学生课后自行分析。
图５.３.５
2．异步二进制减法计数器
根据学生的程度，有时也可以从设计的角度，讨论异步二进制减法计数器的设计思想。
二进制数的减法运算规则：
1－1＝0，0—1不够，向相邻高位借位，10－1＝1；
各触发器应满足两个条件：
每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。
控制触发器的CP端，只有当低位触发器Q由0→1（上升沿）时，应向高位CP端输出一个
借位信号（有效触发沿），高位触发器翻转，计数减1。
由JK触发器组成的4位二进制减法计数器
①逻辑图。
FF3～FF0都为T′触发器，下降沿触发。
低位触发器由0→1（上升沿）时，应向高位CP端输出一个借位信号（有效触发沿），而触发器为
下降沿触发，低位触发器应从端输出借位信号。
图５.３.６ 由JK触发器组成的4位二进制减法计数器
（a）逻辑图 （b）工作波形
②工作原理
表５.3.2四位二进制减法计数器计数状态顺序表
二、集成异步计数器CT74LS290
掌握查手册使用MSI器件的方法。
㈠器件的逻辑功能
1．电路结构框图（未画出置0和置9输入端）：
二进制计数器+五进制计数器。
所以又称为：
集成异步二—五一十进制计数器
2．逻辑功能示意图
说明：
MSI器件画逻辑功能示意图的方法。
⑴先画一个矩形框
⑵在矩形框中填入MSI器件的型号
⑶在矩形框的四周画输入、输出引线，位置根据需要而定，原则是使构成的电路原理清析，
简单明了。
一般CP信号加上“＞”符号，低电平有效时加小圆圈。
ROA和ROB：
置0输入端，都为高电平时有效置0（即0000）
S9A和S9B：
置9输入端，都为高电平时有效置9（即1001）
图5.3.774LS290的结构框图和逻辑功能示意图
（a）结构框图（b）逻辑功能示意图
3：
功能表
利用计数器的级联获得大容量同步N进制计数器
一、级联法
计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的
N（=M1×M2）进制计数器。
一般集成计数器都设有级联用的输入端和输出端。
同步计数器实现的方法：
有进位时，高位计数功能；无进位时，高位保持功能。
两片CT74LS160级联成100进制同步加法计数器。
由图可看出：
低位片CT74LS160
（1）在计到9以前，其进位输出CO＝Q3Q0＝0，
高位片CT74LS160
（2）的CTT＝0，保持原状态不变。
当低位片计到9时，其输出CO＝1，
即高位片的CTT＝1，这时，高位片才能接收CP端输入的计数脉冲。
所以，输入第10个计数脉冲
时，低位片回到0状态，同时使高位片加1。
二、反馈归零法
两片4位二进制数加法计数器CT74LS161级联成五十进制计数器。
三.移位寄存器的应用
1.环形计数器
图５.３.８ 自启动环型计数器和工作波形
（a）逻辑图 （b）工作波形
为同步时序逻辑电路。
下面分析它的工作原理。
（巩固已经学过的同步电路的分析方法。
可简单讲分析过程，重点讲明逻辑功能和
工作波形。
）
1．写方程式
2．状态转换真值表
3．逻辑功能
①4位环形计数器只有4个有效工作状态，即只能计4个数。
② 状态利用率很低：
由4个触发器组成的二进制计数器有16个不同的状态。
因此，有12个无效状态。
③ 能够自启动：
如由于某种原因而进入无效状态时，只要继续输入计数脉冲CP，电路就会自动返回有效状态工作
4．工作波形（在有效状态时）。
Q0、Q1、Q2、Q3输出的波形为一组顺序脉冲（依次出现正脉冲），因此，环形计数器也是一个顺序
脉冲发生器。
（本节稍后将会讲到）
5．优缺点：
优点：
电路简单。
缺点：
电路状态利用率低，计n个数，需n个触发器，很不经济。
图５.３.9自启动扭环型计数器和工作波形
（a）逻辑图 （b）工作波形
自启动扭环计数器，为同步时序逻辑电路。
下面分析它的工作原理。
（巩固已经学过的同步电路的分析方法。
可简单讲分析过程，重点讲明逻辑功能，
工作波形。
）
1．写方程式
2．状态转换真值表
3．逻辑功能
①4位扭环计数器只有8个有效工作状态，即能计8个数。
② 状态利用率较低：
由4个触发器组成的二进制计数器有16个不同的状态。
因此，有8个无效状态。
③ 能够自启动：
如由于某种原因而进入无效状态时，只要继续输入计数脉冲CP，电路就会自动返回有效状态工作
4．工作波形（在有效状态时）。
5．优缺点：
优点：
每次状态变化只有一个触发器翻转，不存在竞争冒险现象，电路比较简单。
缺点：
电路状态利用率不高。
５.３.４顺序脉冲发生器
一、基本概念
顺序脉冲：
指在每个循环周期内，在时间上按一定先后顺序排列的脉冲信号。
顺序脉冲发生器：
产生顺序脉冲信号的电路。
应用：
在数字系统中，常用以控制某些设备按照事先规定的顺序进行运算或操作。
复习（提问）：
总线传输时多个三态门的EN取值有何要求（顺序脉冲）
§5-4时序逻辑电路的设计方法
一.同步时序逻辑电路的设计方法
设计关键：
根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。
设计步骤：
（先简单介绍，通过以下的举例后，再进行总结，特别再点出设计关键）
1．根据设计要求，设定状态，画出状态转换图。
2．状态化简
前提：
保证满足逻辑功能要求。
方法：
将等价状态（多余的重复状态）合并为一个状态。
3．状态分配，列出状态转换编码表
通常采用自然二进制数进行编码。
N为电路的状态数。
每个触发器表示一位二进制数，因此，触发器的数目n可按下式确定
（5.4.1）
4．画状态转换卡诺图，求出状态方程、输出方程
选择触发器的类型（一般可选JKF/F或DF/F，由于JK触发器使用比较灵活，因此，在设计中多选用
JK触发器。
）将状态方程和触发器的特性方程进行比较→驱动方程。
5．根据驱动方程和输出方程画逻辑图。
6．检查电路有无自启动能力。
如设计的电路存在无效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动返回有效状态
工作。
如能回到有效状态，则电路有自启动能力；如不能，则需修改设计，使电路具有自启动能力。
二同步时序逻辑电路的设计举例
掌握一种方法，需要通过一定的举例、做练习。
因此本节内容的学习方法：
课堂上听懂方法、步骤、关
键点，再通过一定量的课后作业巩固。
[例5.4.1]试设计一个同步七进制加法计数器。
解：
设计步骤
（1）根据设计要求，设定状态，画状态转换图。
七进制→7个状态→用S0，S1，…，S6表示状态转换图如教材中图7.5.1所示。
（2
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